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アルティウムとSimberian社のパートナーシップにより成長を続ける高速設計機能 アルティウムとSimberian社のパートナーシップにより成長を続ける高速設計機能 1 min Thought Leadership アルティウム社員一同より新年のご挨拶を申し上げます! 今年最初の記事では、Simberian社の営業およびマーケティング責任者であるRoger Paje氏に、最近締結された当社との正式なパートナーシップについて、またSimberian社の高精度フィールドソルバーテクノロジーによるAltium Designerのレイヤースタック、インピーダンス、表面粗さのモデリングなどの新しい高速設計機能の導入支援についてのお話を伺います。これらの拡張機能はAltium Designer 19で初めて搭載され、Altium Designer 20で強化されました。今後はさらに多くの機能が搭載されることをご期待ください。 Judy Warner: Rogerさん、Simberian社について、そして同社でのあなたの役割についてお聞かせください。 Roger Paje: 弊社は、PCB構造、および基板のシグナルインテグリティー解析のための電磁シミュレーション ソフトウェアを開発しています。当社の使命は、技術パートナーと共に、実際の現場での測定により検証された正確な結果を技術者に提供することです。営業、およびマーケティング責任者としての私の役割は、お客様とシグナルインテグリティーコミュニティーとも協力して、設計が最初から機能するように検証できるソフトウェアを作成することです。 Warner: 最近、アルティウムとSimberian社は正式な提携を発表しました。その内容と、PCB設計者がAltium Designerで引き続き実行できることについてお話しいただけますか? Paje: アルティウムとSimberianの提携で重点的に取り組むことはただひとつ。より多くの技術者が正確なシグナルインテグリティー解析を利用できるようにすることです。これは、PCIe 記事を読む
DDR5 PCB設計と信号整合性：設計者が知っておくべきこと DDR5 PCBレイアウト、ルーティング、およびシグナルインテグリティガイドライン 1 min Guide Books PCB設計者 電気技術者 PCB設計者 PCB設計者 電気技術者 電気技術者 DDR5規格のリリースが2020年7月に発表されました。これは、提案された規格に従う最初のRAMモジュールの開発が発表されてから約18ヶ月後のことです。この規格では、ピーク速度が5200 MT/秒/ピンを超えることが可能であり（DDR4の3200 MT/秒/ピンと比較して）、JEDECで評価された速度は最大6400 MT/秒/ピン、チャネル帯域幅は最大300 GB/秒まで増加します。 この新世代のメモリは、8GB、16GB、32GBの容量で、技術がより商業化されるにつれて、以前の世代よりも需要が上回ると予想されます。 より高速な速度、より低い供給電圧、そしてより高いチャネル損失は、DDR5のPCBレイアウトと設計において厳格なマージンと許容誤差を生み出しますが、DDR5チャネルの信号整合性は一般的な信号整合性メトリクスを用いて評価することができます。この分野には取り上げるべきことがたくさんありますが、この記事では、DDR5における信号整合性を確保するための重要なDDR5 PCBレイアウトおよびルーティングガイドライン、およびDDR5チャネルにおける重要な信号整合性メトリクスに焦点を当てます。 DDR5アイダイアグラムとインパルス応答 DDR5チャネルの信号整合性を調べるために使用される重要なシミュレーションには、アイダイアグラムとインパルス応答の2つがあります。アイダイアグラムは、シミュレートすることも、測定することもできますし、終端されたチャネルでのインパルス応答も同様です。どちらもチャネルが単一ビットおよびビットストリームを伝送する能力を測定し、チャネルの解析モデルが因果関係の観点から評価されることを可能にします。以下の表は、これらの測定/シミュレーションから得られる重要な情報をまとめたものです。 インパルス応答 アイダイアグラム 測定内容 単一ビット応答 ビットストリームへの応答 測定から判断できること - チャネル損失 (S21) - 記事を読む
基板統合導波路ルーティング mmWave PCB用の基板統合導波路ルーティング 1 min Blog mmWave信号の応用はかつては防衛に限られていましたが、現在ではmmWaveシステムがより一般的になっています。自動車レーダー、UAVレーダー、5Gの今後の展開、そして6Gに関する現在の研究のおかげで、mmWave技術が主流になりつつあります。mmWave信号を使ったルーティングは、設計者にルーティングの慣行と相互接続設計を再考させることを強いています。これは、商業的に入手可能なPCB基板上で低損失ルーティングを提供する新しい相互接続構造を設計するために、多くの研究グループや革新的な企業を動機付けています。 接地共面導波路（およびその変種）は、マイクロ波周波数で作業するRFエンジニアの間でおそらく最もよく知られている相互接続構造です。基板統合導波路と呼ばれるルーティング構造は、相互接続に沿った電磁場を工学的に扱うのに理想的な代替手段を提供します。 John Coonrodのような人々のおかげで、この技術は他の相互接続設計よりもいくつかの利点を提供するため、RF PCB設計者の間でより人気になる可能性があります。このユニークな導波構造とmmWaveルーティングのためのその利点を見てみましょう。 基板統合導波路とは何か？ 想像してみてください。古いスタイルの金属製長方形の導波管があり、音響または電磁波を反射によって案内します。このシンプルな構造は、二つの平行な銅ストリップの間にPCB上で実装することができます。側壁の銅線は、 スルーホールメッキビアから形成され、誘電体で満たされた金属構造を作り出します。このタイプの構造は基板統合導波管と呼ばれます。 これらの導波管はPCB上で形成するのが非常に簡単です。以下に示すのは、例の導波管の図です。ここでは、相互接続は効果的に2層を占め、表面層のテーパーマイクロストリップカプラーを使用してこの構造に信号を注入することができます。 基板統合導波管構造 これらのシステムは、長方形導波管と同様の方法で機能します。それらは、その幾何学によって定義される一連のモードを持っています。数学的には、電磁場の空間分布を記述する固有関数のセットは、典型的な長方形導波管に使用されるものと同じです。各固有関数には特定の波数と波長があり、これらが組み合わされて導波管に沿った場の空間分布を形成し定義します。伝播モードのおおよその波数は（WとHはそれぞれ構造の幅と高さです）： 同等の誘電体導波路における伝播波数（近似） nおよびmの項が大きすぎる場合、信号が特定のモードを励起することができません。これは、信号の周波数と構造の形状が、どのモードが励起されるかを決定することを意味します。 一般に、所望の信号周波数に合わせて導波路のサイズを調整することで、TE10モードを簡単に励起することができます。他のすべての高次モードは減衰し、構造を通過することはありません。TE10モードの波数は次のとおりです： TE10モードのための伝播波数。設計者は、特定のモードを選択するために、オメガ、a、W、およびdを自由に選択できます。 ここで、導波路構造内での閉じ込めを提供する標準要件は、ビア間隔（s）がビア直径（d）の2倍未満であること、および aがビア直径の5倍以上であることです。所望の周波数で他のモードを励起するための同様の条件を導出することができます。これにより、アンテナ、カプラー、アンプ/共振器、または他の受動RFデバイスに必要な電界分布を設計することができます。 基板統合導波路の利点 基板統合導波管の主な利点は、マイクロストリップ、ストリップライン、接地共面導波管と比較して損失が少ないことです。Kaバンド以下で作業している場合、マイクロストリップとストリップラインは接地共面導波管と同様の損失を提供します。Kaバンドを超え、Vバンド深くまで行くと、接地共面導波管はより少ない損失を提供しますが、挿入損失は依然として-6 dBに達し、40 記事を読む
高速配線のための高度なPCBガイドライン 高速配線のための高度なPCBガイドライン 1 min Thought Leadership これらの高速配線ガイドラインを使用して、高度なPCB用のこの先進的なボードを作成できます 新しい設計はますます高速化しており、PCIe 5.0は32 Gb/sに達し、PAM4は信号の整合性と速度を限界まで押し上げています。適切なインターコネクト設計は、高度なデバイスの低ノイズマージン、完璧な電力安定性要件などを考慮し、信号が適切に受信されることを確実にする必要があります。 高度なデバイスが低い信号レベルで動作するため、高速配線ガイドラインは、インターコネクト全体でのインピーダンス不連続による信号損失、歪み、反射を防ぐことに焦点を当てています。特に多レベル信号を使用する場合、超高速信号には、ここで提示されたすべての高速設計ガイドラインを真剣に考慮し、実践に移す必要があります。 重要な高速配線ガイドライン 高速がサブナノ秒領域に達する場合、特に新しいPCIe世代で、高速ネットワーキング機器をサポートするために、どの設計者もいくつかの基本的な高速PCB配線ガイドラインを心に留めておくべきです。新しいデバイスが引き続き速度制限を破るため、アプリケーションを満足させるためにいくつかを選択するのではなく、これらのガイドラインすべてを念頭に置く必要があるでしょう。 制御インピーダンスルーティングと電力整合性のためのスタックアップ 信号整合性だけでなく、電力整合性にとっても、スタックアップは重要です。同様に、信号帯域が10GHz台にまで拡大する場合、特に多レベル信号方式（例えば、400GネットワーキングのPAM4）を使用する場合、インターコネクトの インピーダンスを制御する必要があります。これは、適切な終端とマッチングを確保するためです。また、リンギング（つまり、過渡応答を臨界的に減衰させる）を最小限に抑えるためにトレースのサイズを適切に設定しながら、 インピーダンスを一定に保つ必要があります。これには、入念なスタックアップエンジニアリングとインターコネクト設計が必要です。 差動ペアルーティングと長さのマッチング 共通モードノイズが信号整合性における主要な問題であるため、制御インピーダンスルーティングの一環として、差動ペアの長さ全体にわたって十分な結合を確保する必要があります。これには、 差動ペアの長さに沿った位相マッチングも必要です。可能な限り、結合領域は直接レシーバーに伸び、結合されていない領域はドライバーに限定され、長さがマッチしている必要があります。これにより、共通モードノイズは完全に位相が揃っていると見なされ、レシーバーで完全に抑制されます。 適切な基板材料を選択する 高速立ち上がり時間が求められる場合、低損失正接とフラットな分散特性を持つ基板材料を見つける必要があります。ここで分散は非常に重要であり、インターコネクトの長さに沿ってインピーダンスと伝搬定数が連続的に変化することを引き起こします。まず、分散は電磁パルス（すなわち、デジタル信号）が伝播するにつれて広がる原因となります。第二に、強い分散の 存在下では、信号の立ち上がりエッジで見られるインピーダンスが、立ち下がりエッジで見られるインピーダンスと一致しないため、強い歪みが生じます。関連する帯域幅で誘電率がフラットであることを確認する必要がありますが、これは12 GbpsでのPAM4では簡単に30 GHzに及ぶことがあります。 短いトレースとバックドリリング 記事を読む
IoT製品におけるDC-DCコンバーターのEMIを抑制するためのいくつかの技術 IoT製品におけるDC-DCコンバーターのEMIを抑制するためのいくつかの技術 1 min Thought Leadership このリチウムイオンバッテリーは、安定した電力を提供するためにスイッチングレギュレータに接続されている可能性が高いです。 さまざまなソースからのIoTデバイスのEMI感受性を抑制することは、新製品が設計通りに動作することを保証する上で重要です。同様に、EMC規制に準拠させたい場合、IoT製品は不要な放射を制限するべきです。次の製品からの放射EMIのさまざまなソースの中で、デバイス自体内のEMIも信号および電力の整合性の問題を防ぐために制御されるべきです。 IoTデバイスの電源は、特にMHzスイッチング周波数で一般的に動作するスイッチングDC-DCコンバーターの場合、放射および伝導EMIの問題のあるソースになり得ます。おそらく、ボードで複数のDC-DCコンバーターを扱うことになるでしょう。これらのコンバーターからのEMIは、ノイズをフィルタリングし受信機を隔離するための重要なステップが実施されていない場合、無線受信機に干渉する可能性があります。レイアウト中にDC-DCコンバーターのEMIを減らし、IoT PCB内の他の敏感な回路を放射および伝導EMIから保護するために取ることができるいくつかの基本的な設計ステップがあります。 それはあなたのスタックアップから始まります ほとんどの信号整合性および電力整合性の問題と同様に、DC-DCコンバータのEMI削減は適切なスタックアップ設計から始まります。IoTデバイス用の機能満載のボードは、ルーティング、電源およびグラウンドプレーン、およびボード表面のコンポーネントに十分なスペースを提供するために、最小6層のボードを使用することが多いでしょう。層の数よりも、さまざまな層の配置が重要です。新しい携帯電話は、より大きなバッテリーのための追加のスペースを提供するために、すべてフレックスまたはリジッドフレックスになっています。 DC-DCコンバータ回路が表面層に配置されるため、表面層の直下にグラウンドプレーンを含め、できるだけ大きくする必要があります。これにより、表面層の他の信号に対しても、低ループインダクタンスを持つ適切な参照平面が提供されます。古いDC-DCコンバータのデータシートの中には、出力インダクタの前の出力トレースの周りのグラウンドプレーンの一部を切り取ることを推奨しているものがあります。これは、低いスイッチング周波数を使用し、より高い信号レベルで動作する古いコンバータにとっては問題ないかもしれませんが、新しいIoT/モバイルデバイスのEMIの観点からは良くありません。 内部レイヤーでは、十分な 面間キャパシタンスを提供するために、電源プレーンをグラウンドプレーンの隣に配置します。この配置は、適切に配置された デカップリングキャパシタと合わせて、電源バス上のリンギングを減少させるのに役立ちます。これにより、内部レイヤーでのストリップラインルーティングも可能になります。レイヤー配置でのシールディングを活用することに加えて、スタックアップ設計における目標は、 PDNインピーダンスを可能な限り低くすることで、リンギングからのEMIを抑制することです。 隔離 隔離には、距離とシールディングの2つの形態があります。高電流出力を持つスイッチング電源を接地された シールディング缶で隔離することは、近くの大きなループインダクタンスを持つデジタル回路で意図しないスイッチングを誘発する放射EMIを防ぐための明白な解決策です。バッテリーで動作し、電力を節約して使用しているIoT製品では、シールディング缶が必要ないかもしれません。あまり強くない伝導ノイズはフィルタリングできます（これは出力キャパシタの一つの用途です）。 代わりに、基板内の重要な機能ブロックを、異なるエリア間に接地された銅プールまたはビアフェンスで分離することができます。ビアフェンスは通常、単一の波長（通常はスイッチングレギュレータの膝周波数に対応する周波数）で 放射EMIを抑制するために最適化されていることに注意してください。無線受信機との干渉から放射EMIを抑制することが目標である場合、受信回路をコンバータから遠ざけて配置する必要があります。コンバータはいくつかの放射放出を生じるかもしれませんが、これらの放出の強度は、受信機がコンバータから遠く離れた場所にある場合、受信機で低くなります。 スマートフォンのPCBでのシールド 適切なコンポーネントを選択する DC-DCコンバータ回路のコンポーネントは、EMI抑制を提供する上で重要な役割を果たします。レギュレータのPWM信号の膝周波数よりも高い自己共振周波数（高い）を持つキャパシタを使用する必要があります。これにより、望ましい容量性インピーダンスを供給できるようになります。また、インダクタも磁場をより良く閉じ込めるために、シールドされたタイプを使用するべきです。 大手ICメーカーは、小型フォームファクターと手頃なコストで低EMI 記事を読む
分割プレーン—良い点、悪い点、そして醜い点 分割プレーン—良い点、悪い点、そして醜い点 1 min Blog プレーンを分割する、またはプレーンカットを行うことは、多くの矛盾する情報がある技術的な問題の一つです。パワープレーンを分割することは良いことだと言う人もいれば、グラウンドプレーンとパワープレーンの両方を分割できると言う人もいれば、パワープレーンにのみカットを入れるべきだと言う人もいれば、プレーンカットを完全に避けるべきだと言う人もいます。この記事では、分割プレーンに関する神話を暴き、それらが有用である場合とそうでない場合についての証拠を提供し、説明します。 真実、噂、誤解 上記のように、プレーンを分割する、またはプレーンカットを行うことは、多くの誤情報と混乱に悩まされるトピックエリアの一つです。以下は、トピック全体を混乱させ、製品開発者に不利益をもたらす、よくあるコメントの一部です。特に、「反分割」警告は、どこに配置すべきか、なぜそれを行うべきか、どのような害を及ぼすかについて、いくらか無作為にされていることに注意すべきです。それらには以下のようなものが含まれます： 分割されたグラウンドプレーンまたはパワープレーンを 横切る信号は望ましくありません。 スイッチングレートが高いほど、影響は悪化します。” トレースがスプリットプレーンを横切るのは、インダクタンスが増加し、リターン電流の経路が複雑になるため悪いです。 アナログ側の共通モード ノイズを減らすためにグラウンドプレーンを分割します 。 基板をアナログ部分とデジタル部分に分けて配置します。 アナログセクションを隔離する場合、スプリットプレーンが必要です。 スプリット電源プレーンを横切ることは、クロストークのリスクが増加し、EMC要件を満たさない可能性があるため、絶対に行ってはいけません。 簡単にするために、上記のすべてを否定し、それらが真実ではないと言うことができます。しかし、おそらく最も重要な教訓は、グラウンドプレーンを決して、絶対に分割してはいけないということです。もしそうすると、PDSの整合性を破壊してしまいます。 Lee Ritchey（Speeding Edgeの創設者兼社長）は次のように述べています。「自称EMIの専門家が、アナログ信号に何らかの影響を与える地面平面内の循環電流のために、グラウンドプレーンを切断することを提唱しています。ここでの考え方は、グラウンドプレーンの一部を小さな島に変えて、一か所に接続するというものです。私が見たほとんどのケースでは、誰かがグラウンドプレーン内で電流が循環しているために、何らかの魔法のような問題が存在すると仮定しています。実際には、私がグラウンドプレーンを切断した人を見たたびに、彼らは EMIの問題を作り出していました。」 したがって、グラウンド分割に関する誤ったデータをすべて排除した後、議論は電源プレーンに移り、それらを分割する正当な理由があります。それらの理由と実装方法は以下に詳述されています。 同じPCB層内の二つの電源供給設計プレーン電圧の分布 記事を読む
製造能力係数の計算 製造能力係数の計算 1 min Blog 長年にわたり、「どうやって基板の製造が可能なファブリケーターかを知ることができますか？」とよく聞かれます。まず、IPC PCQR2レポートを要求するようにと答えます。それが利用できない場合、またはそのプロセスを経る時間やお金がない場合は、製造能力係数を計算することが「次善の策」となります。 製造収率 製造能力係数（FCC）は、ファブリケーターの電気テストデータ、 初回合格率（FPY）から計算されます。これは、修理や再作業を行う前の生産収率です。PCBの収率データは通常、正規分布していません。それはガンマ分布です。これは常識です。なぜなら、通常収率が高い基板でも、生産の失敗がある場合があり、その結果の平均値と標準偏差は低い収率データを反映するからです。しかし、「 + 」の面では、収率が100％を超えることはありません。したがって、通常の平均値と標準偏差は、製造能力係数の計算において無視するいくつかの誤差を導入します。ガンマ分布の平均を計算して挿入する能力がある場合は、ぜひそれを行ってください。 製造能力 これらの要因を単一の指標である複雑性指数（CI）に集約する簡単なアルゴリズムが利用可能です。これは、私の前のブログ（10月）の方程式1で与えられています。[1] 初回合格率の計算 初回合格率の方程式は、ワイブル確率故障方程式から導出されます。 [2]この方程式は、欠陥密度によるASICの予測に通常使用される方程式のより一般的な形式であり、私の前のブログ（10月）の方程式2として提供されています。 収率計算ステップ 製造能力係数を計算するには、以下の6つのステップがあります： 1. 現在稼働中の様々なサイズと層を持つ10から15のボードの設計属性を収集します。（表1） 2. これらの選択されたボードの初回合格率情報を、少なくとも10回分収集します。（表2） 3. ボードの複雑性指数と平均収率を計算します。 記事を読む