PCB Design and Layout

今日のグローバル化した経済において、多くの企業は、ローカルとアウトソーシングされた製造オペレーションの混合モデルを活用しています。このアプローチにより、コスト効率、品質管理、柔軟性の両方の強みを活かすことができます。

世界中での半導体共同投資プログラムの追求；2024年IEEE電子部品・技術会議（ECTC）の振り返り

リジッドフレックスプリント基板（PCB）は、多くの電子梱包の課題に対するエレガントな解決策です。この技術は、リジッドPCBの耐久性とフレキシブル回路の多様性を組み合わせています。リジッドフレックスPCBは、スマートフォン、医療機器、自動車電子機器など、多くの現代のデバイスにとって重要です。

バイデン政権が最近発表した、特に半導体チップを含む中国からの輸入品に対する大幅な関税引き上げは、電子業界に衝撃を与えました。

高層数のPCBをルーティングするために使用される戦略は多岐にわたり、PCBの機能性に依存します。高層数のボードは、低速デジタルインターフェースのグループから、異なる信号整合性要件を持つ複数の高速デジタルインターフェースまで、多種多様な信号を含むことがあります。これは、ルーティングの計画と各インターフェースへの信号層の割り当ての観点から見ると、挑戦を提示します。 高層数PCBのルーティング戦略を語る上で、多くのBGAにおけるピン配置設計にも触れないわけにはいきません。高ピン数BGAは、特にそのコンポーネントが典型的なマイクロプロセッサーやFPGAである場合、多くの異なるデジタルインターフェースを含むことがあります。これは、PCBの高層数の最も一般的な要因の一つです。 高層数設計において、同時に複数の課題が提示されるため、これらの課題と高層数PCBを成功裏にルーティングするために使用できるいくつかの戦略について説明します。 何がPCBの層数を高めるのか？ 導入で述べたように、PCBが非常に多くの層を持つようになる最も一般的な要因は、大きなBGAの存在です。これらのコンポーネントはデバイスの下側に高いピン数を持ち、信号がピンに到達するためにはより多くの層が必要になります。これらのコンポーネントは、しばしば特殊なASIC、マイクロプロセッサ、またはFPGAであるため、異なる信号整合性およびルーティング要件を持つ多くのデジタルインターフェース、および多数の電源およびグラウンドピンを含んでいます。 多くの設計者は、BGA上のすべてのピンに到達するために必要な層の数を見積もるための単純な公式を思い出すでしょう。ピン間で信号をルーティングできるほど BGAピッチが大きい場合、1つの信号層あたり2列のBGAピンを配置できます： ボール間にトレースを配置できる粗ピッチBGAパッケージの場合、1層あたり2行/列をルーティングできます。 一部のBGAフットプリントは、内側の行に欠けているボールがあるなど、かなり複雑な場合があります。以下に示す例では、このBGAが上記の標準BGAに使用される同じ層数計算に従わない可能性があります。 Charlie Yapとの この記事でさらに学びましょう。 コンポーネントのピッチが非常に細かく、BGAフットプリントのパッド間にトラックを配置できない場合、必要なレイヤー数を倍にする必要があります。多くのピンが電源とグラウンドの場合、レイヤー数は確実に減少します。また、大量のクアッドパッケージが高いレイヤー数を要求する可能性もあります。高性能なものでは、数百ピンを持つことがありますが、これは中程度のサイズのBGAで見られる高い数値ではありません。 ルーティング戦略1：戦略なし！ 「戦略なし」戦略は、最もシンプルで、レイヤー数を最小限に抑えつつ解決可能性を確保することのみに焦点を当てます。必要なレイヤー数を選択し、標準的なファンアウトアプローチを使用してBGAからルーティングを開始し、固定されたレイヤー数を適用してすべてのトレースを詰め込むか、自由にルーティングして必要に応じて新しい信号レイヤーを追加することから始めることができます。これは、次の場合に適用されます： 異なるインピーダンス仕様を異なるレイヤーに分けることを心配していない場合 すべてのインターフェースにインピーダンス仕様がない場合、例えばSPI すべてのインターフェースが同じインピーダンス要件を持っている場合 インピーダンス指定のあるインターフェースの数が少ない場合（たぶん1つか2つ） 言うまでもなく、この戦略でのルーティングは非常に整理されているとは見えないかもしれませんが、信号の整合性に対する焦点を減らし、解決可能性を優先することで、他の戦略よりも層数を少なく保つことができます。

この記事では、Ari Mahpourがhls4mlとPynq Z2を使用して、Zynq SoCのFPGAファブリック上でニューラルネットワークを実行する方法を示しています。