224G PAM-4 チャネルのためのPCBおよびパッケージデザイン

Zachariah Peterson
|  投稿日 七月 3, 2023  |  更新日 十一月 27, 2023
224G PAM-4 PCB設計

2023年および2024年において、データセンターアーキテクチャの次のデータレートの倍増は、シリアルデータのレーンあたり224 Gbpsに私たちを導いています。このデータレートの倍増は、クロックを直接倍増することによって達成されるのではなく、より高いオーダーの4レベルパルス振幅変調(PAM-4)を通じてボーレートを倍増することによって達成されます。PAM-4を実装する決定は、必要なチャネル帯域幅を拡張することなくデータレートを拡張するために必要です

私たちは、112 Gbpsのデータレートを超えてデジタルデータを伝送するためにバイナリRZ/NRZシグナリングがもはや役に立たない、高速シリアルリンクの開発において興味深い時期を目の当たりにしています。112G RZ/NRZシグナリングの使用は、56 GHzの帯域幅を必要とし、このレートでクロックを倍増するには、PCBとパッケージがサポートできる範囲を超えて帯域幅を倍増する必要があります。PCBインターコネクトとパッケージインターコネクトは、高速シリアルリンクにおける2つの主要な帯域幅制限要因です。

今、もしあなた自身やあなたの会社がPCBやパッケージングで224Gチャネルを扱うことになった場合、この記事はそれらのチャネルが物理的に、そして信号整合性の観点からどのように見えるかを示します。この記事の終わりまでに、私たちが単にクロックレートを増加させることでより高いデータレートを得ることができなくなった理由も理解できるでしょう。

56 GHzでのブロードバンドチャネル設計

現在開発中の224G製品のクラスは、PAM-4、または4つの信号レベルを持つビットストリームを使用しています。これは、インターコネクトを介して伝送される単位間隔(UI)あたり2ビットに相当します。これにより、リターンロスと挿入ロスの観点から測定される必要なチャネル帯域幅および受信帯域幅を少なくとも56 GHzに設定します。

112G対224G
左:112G NRZビットストリーム、右:224G PAM-4ビットストリーム。両方とも同じチャネル帯域幅要件を持ちますが、PAM-4チャネルはより高いデータレートをより小さいノイズマージンで提供します。Keysightによって作成された画像。

PCBにおけるチャネル設計の全体的な目標は、少なくとも56 GHzのナイキスト周波数を超える最高可能な周波数までTEMモード伝播を維持することです。関連する目標は、これにより位相歪みを最小限に抑え、信号エッジレートの歪みを最小限に抑えるために、可能な限りグループ遅延分散を最小限にすることです。低Dk/Df基板材料を使用する場合、高周波数での3つの主要な帯域幅制限要因があります。

  • 非TEMモードの励起 - Dkと幾何学によって決定されます
  • 銅の粗さによるインダクタンスからのインピーダンス不一致 - 幾何学と銅によって決定されます
  • 過度のグループ遅延分散 - 周波数の関数としてのDkの変動によって引き起こされます

ほとんどのPCBでは、非TEMモード伝搬について心配する必要はありません。これは、非TEMモード伝搬が始まるのは、伝送線のジオメトリと基板のDk値によって異なりますが、大体50-100 GHzからであるためです。デジタル世界がこの課題に直面するようになったのは最近のことで、RF世界で見られたのと同様です。

なぜTEMモードと非TEMモード伝搬を気にするのでしょうか?その理由は、ある高周波数で、最初のTEまたはTMモードが広帯域信号によって励起されるからです。その周波数では、新しいモードが励起され、伝送線に沿って伝搬を始めることができるため、大きなインピーダンスの不連続が発生します。TEまたはTMモードの励起に対応する周波数でのこの大きなインピーダンスの不連続は、56 GHzでの主要な帯域幅制限効果です。これが、56 GHzの伝送線が一般にHDIであり、幅と誘電体の厚さを小さくする理由です。

非TEM波インピーダンス
3つの高次モードのための導波管の非TEM波インピーダンス値。これらの波インピーダンスは差動インピーダンスの観点から定義されます。

広帯域TEM伝送線を設計する際、広帯域にわたるその性能を特徴づけるためにいくつかの信号整合性メトリクスを使用できます。一般的に、これらには(重要度の順に)以下が含まれます:

チャネルコンプライアンスを調べる最初の場所は一般にSパラメータです。56 GHzまでのチャネルに望ましいSパラメータは以下に示されています。ここでは、少なくとも56 GHzまでのすべての周波数で-10 dB未満のリターンロスを持つことが好ましいです。IC基板/パッケージにおいても、対応する低損失が望ましいです。

224G 差動Sパラメータ
帯域目標と制限がマークされた差動Sパラメータグラフ(S11およびS22)。垂直の点線は、224G PAM-4チャネルの最小チャネル帯域幅目標(ナイキスト周波数)である56 GHzを示しています。カーブはナイキスト以下で-10 dBを超えて上昇し、チャネルのリターンロスが多すぎることを示しています。

このレベルの高速デジタルチャネルの資格は、一般に約3〜5 GHz以上のどこかで必要とされます。PCBやパッケージの長さのスケールでは、パッド、ビア、BGA上のボールなどの小さな構造が入力インピーダンスに顕著な偏差を生じさせる周波数範囲です。

設計要件を理解したところで、少なくとも56 GHzの帯域幅を提供するために設計されたパッケージとPCBに影響を与えるさまざまな要因を見てみましょう。

物はどこに配置されるのか?

224Gアーキテクチャのシリアルリンクでは、要素間の近接配置が必要です。パッケージ内では、物は明らかに非常に密接しています。PCB上では、使用できる3つの可能なアーキテクチャがあります。

224G PAM-4モジュール配置

パッケージとPCB上のチャネルが損失を伴うほど、受信パッケージを送信パッケージに近づける必要があります。コンポーネントは、必要なインターコネクトを完了するために、ほとんどの場合、近チップまたはパッケージ上のモジュールとして現れます。これらの要素を近づけることで、全体の挿入損失を減らすことができますが、それによってチャネルがリターン損失で支配されるようになります。

システムをリターン損失で支配された状態に保つためには、材料と垂直遷移が主な問題ですが、その理由を本当に理解している人はほとんどいません。これらの周波数では、挿入損失のために材料が重要であり、これがDk、銅の粗さ、およびトレース長さの間の相互作用がある理由の1つです。

トレース長、Dk、および銅の粗さ

PCBラミネートまたはパッケージ基板材料の低Dk値は、2つの理由で不可欠です:

  • より薄い層上でより広いトレースを可能にする
  • 低Dkは、与えられたジオメトリでTEMカットオフ周波数を増加させる

最初の点はスキン効果を減少させ、それによって帯域幅を拡張します。また、差動クロストークも減少させます。これらの結果をサポートするシミュレーションデータを見るには、差動クロストークに関する別の記事をご覧ください。この記事のグラフセットで両方の数量を計算し、下の表で効果をまとめました。

銅の粗さは、2つの方法で帯域幅を制限する要因として現れます:

  • 損失正接ラミネートでは、銅の粗さが支配的な損失メカニズムです
  • 銅の粗さは、周波数が増加するとインピーダンスに誘導性の追加を生じさせる

これらの効果は、パッケージおよびPCB上のインターコネクトをかなり短くする必要があることを意味します。2番目の効果は、56 GHzの範囲での非常に高い周波数での伝送線インピーダンスマッチングが非常に困難である主な理由の1つであり、もう1つの要因はTxまたはRxパッケージ/バッファの寄生成分です。

したがって、明らかに、私たちは低いDkとより滑らかな銅を好みます。低Dkは、より広いトレースを持つより薄い層を可能にするため、銅損失を克服するのに役立ちます。これにより、スキン効果によるインピーダンスへの誘導性の寄与が減少し、帰還損失スペクトルで見られる帯域幅制限を拡張するのに役立ちます。また、BGAパッケージングおよびPCB上でのTEM帯域幅を拡張するビア遷移における円筒形共振に対応する周波数も増加します。これが、高周波数で低Dkが望まれる主な理由です。

リターン損失が支配的な場合の損失要因

リターンロスが支配的な場合、上述のように、インターコネクトに沿ったインピーダンスの不一致を生み出す要素を取り除く必要があります。これには、より滑らかな銅と低いDk値の使用が含まれます。パッケージとPCBの両方で、主要なリターンロス要因はビアを通る垂直遷移です。PCBとパッケージは垂直遷移のためにビアを使用します。パッケージは、バンプからボールへのインターコネクトの一部として垂直遷移を使用し、最終的にBGAパッケージの底面にあるボールアウトに到達します。

224G PAM-4 ビア

上記のメッシュをパッケージからPCBへの差動ビアの移行として見るだけで、設計に含めて最適化する必要がある多くの可能なパラメータをすでに特定できます。リストを作成すると、以下のようになります:

  • ビアのドリル径
  • ビアの長さ
  • パッド径
  • アンチパッド
  • 遷移で通過する層の数
  • ビアのスタイル(ブラインド、バリード、スルーホール、スキップビア
  • 誘電体のDkおよびDf値
  • 各層の厚さ
  • ステッチングビアの数とその位置

これは、伝送線を設計するために使用される3つのパラメータと比較して、非常に多くのパラメータのリストです。これは、非常に高い周波数でのブロードバンドビア設計が非常に難しい理由の1つです。比較すると、伝送線は56 GHzの帯域幅まで、設計がかなり簡単です。

56 GHzでの伝送線オプション

デジタル信号を使用して56 GHzで作業する場合、ルーティングのタイプは非常に重要です。設計者は、トレースをマイクロストリップ、ストリップライン、または共面導波管のいずれの構成でルーティングするかを選択する必要があります。PCBでは、実用上これらのいずれも利用可能です。パッケージでは、差動共面ストリップライン導波管構成がよく見られ、これはスキップレイヤールーティングとして知られています。

以下の表は、PCBとパッケージでの差動ペアルーティングの異なるオプションを示しています。リターンロスが支配的なチャネルで作業しており、ルーティングは密であり、クロストークが大きな懸念事項であることを思い出してください。以下のオプションは、スキン効果インピーダンスの寄与とクロストークの観点から様々な利点を示しています。

埋め込みマイクロストリップ

  • ストリップラインよりもトラック幅が大きい → 皮膚効果インピーダンスの寄与が小さい
  • 誘電体を選択することで寸法を容易に調整可能
  • RDLルーティングで使用可能

標準マイクロストリップ

  • 最小の損失オプション
  • トラックが最も広くできる → 皮膚効果インピーダンスの寄与が最小
  • RDLルーティングで使用可能

同軸ストリップライン

  • パッケージングでの標準オプション(スキップレイヤールーティングとして知られる)
  • トラックが小さくできる → 高密度

共面導波路

  • マイクロストリップまたはストリップラインで使用可能
  • TEMカットオフを調整するために使用可能
  • 通常、PCB上の224Gチャネルの長いルートで使用される

 

上記の表は、パッケージとPCBの両方で見られるさまざまなオプションを比較しています。マイクロストリップとストリップラインの両方で差動共面導波路を使用すると、非常に高帯域幅を持つ一種の同軸導波路が作成されます。この共面導波路ルーティングと差動ストリップラインルーティングの融合は、スキップレイヤールーティングと呼ばれます。

スキップレイヤールーティングの作成方法

スキップレイヤールーティングの断面図は以下に示されています。スキップレイヤールーティングは、図の3つのパネルで示される3つのオプションを使用します。このルーティングスタイルの共通の特徴は、差動ペアに沿って配置されたビアフェンスです。

224G PAM-4 スキップレイヤー
スキップレイヤールーティングの側面図で、差動ペアが2つの異なる層に段階的に配置され、ビアフェンスに囲まれています。

以下に示す上面図は、差動ストリップラインに沿ったビアフェンスの一般的な間隔条件を示しています。これは、RFインターコネクトのための単一端末共面導波路に対して見られるのと同じタイプの間隔条件です。ビアの間隔とピッチを密接に配置することで、構造は差動同軸構造に近似されます。

224G PAM-4 スキップレイヤー

ビアフェンスのもう一つの理由は、差動ペアの周りの電磁場を閉じ込めて、差動クロストークを減らすことにあります。以下のデータは、スキップレイヤー配線の配置が最も低い差動クロストークを示しています。2つの異なるレイヤーでスタッガリングすることにより、差動ペア間の間隔が広がり、差動クロストークが低くなります。

224Gスキップレイヤー配線における差動クロストーク
3つのスキップレイヤー配線構成における差動クロストークの結果。

上記は、IC基板内の112Gおよび224Gインターコネクトで使用されるパッケージスタイルを示しています。しかし、これらの高周波で広帯域信号伝送をサポートするPCBを設計する必要がある場合、上記の配線スタイルも適切です。実際、FEXT抑制のためにストリップライン配線を使用することを好むので、ストリップラインとスキップレイヤー配線を組み合わせることは理にかなっています。

224G PAM-4でのレイヤー間の遷移

ビアを通した垂直遷移は、上述した理由から挑戦的です。インピーダンス設計が難しいだけでなく、レイヤー遷移に沿って垂直にTEM伝播を維持するようにビアも設計されなければなりません。これは、狭い間隔のHDI設計を好むもう一つの理由です。

以下のデータは、BGAパッケージのボールピッチの関数としてIC基板内のおおよそのTEMカットオフ周波数を示しています。0.8mmピッチのパッケージで59GHzでTEM伝播が終了し、より高次のモードが励起されるため、56GHzチャネルには安全余裕が残されていません。これが、ボールピッチを小さくすることを好む理由です:これによりTEMモード伝播のカットオフ周波数が上昇します。

224G PAM-4 TEMカットオフ
Intel提供のデータをもとに作成されたグラフ。224GパッケージおよびPCB調査およびCOMリファレンス。P802.3dfワーキンググループ。挿入パネルは、周囲のグラウンドビアを持つ差動信号ビアの配置を示しています。

差動ペアにステッチングビアは無意味であり、ステッチングビアの必要性は神話であると言う、私よりも経験豊富な設計者もいます。ここでは、差動ペアにステッチングビアが絶対に必要ですが、その理由は単にいくつかのリターンパスを提供するためだけではありません。その理由は、より高い周波数までTEMモード伝播を保証することにあります。ボールピッチ、そしてそれによってステッチングビアのピッチが小さいほど、TEMモードのカットオフは高くなります。パッケージデザイナーはこれを長年知っていますが、高速PCBの古参専門家はこの事実を理解していないようです。

Balloutと224G PAM-4のビア

以前、スキップレイヤールーティングの周りにステッチングビアを配置したのと同様に、BGAパッケージの裏側にも同じことを行います。これは、TM帯域幅の制限内で差動クロストークを減少させるためです。これは古い高速設計者が根拠のないことだと言うかもしれませんが、VPXバックプレーン設計の世界では多年にわたりこの事実が知られています。パッケージ設計者もこの事実を理解しており、ボールアウト設計にそれを実装しています。

より高度な変調が高帯域幅の鍵

28 GHzのナイキスト周波数を超える、または実用的な用語では、56 GbpsのNRZ/RZシグナリングを超えると、TEMカットオフと粗さが主な帯域幅を制限する要因となります。業界は、非常に薄い層厚のサブDk = 3材料と、より高度な処理を目指しており、これによりパッケージとPCBの高いTEMカットオフが可能になります。しかし、銅の粗さの問題は依然として残っており、単にクロックレートを倍増させてデータレートを倍増させることはできません。

したがって、次のデータレートの倍増には、4つ以上の信号レベルを持つより高度なPAMへの移行が必要になると予想します。例えば、PAM-8では、UIあたり3ビットを転送し、448Gチャネルのナイキスト周波数は74.67 GHzになります。このような高次変調が次のデータレートの倍増の鍵となるかもしれません。例えば、PAM-16はUIあたり4ビットのデータレートの倍増を可能にし、56 GHzの帯域幅だけで448Gのデータ伝送を可能にしますが、ノイズマージンは非常に圧縮されます。

448G PAM-8

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筆者について

筆者について

Zachariah Petersonは、学界と産業界に広範な技術的経歴を持っています。PCB業界で働く前は、ポートランド州立大学で教鞭をとっていました。化学吸着ガスセンサーの研究で物理学修士号、ランダムレーザー理論と安定性に関する研究で応用物理学博士号を取得しました。科学研究の経歴は、ナノ粒子レーザー、電子および光電子半導体デバイス、環境システム、財務分析など多岐に渡っています。彼の研究成果は、いくつかの論文審査のある専門誌や会議議事録に掲載されています。また、さまざまな企業を対象に、PCB設計に関する技術系ブログ記事を何百も書いています。Zachariahは、PCB業界の他の企業と協力し、設計、および研究サービスを提供しています。IEEE Photonics Society、およびアメリカ物理学会の会員でもあります。

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