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Altium Designer - 回路・基板設計ソフトウェア

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ピン、パーツ、およびDiff-Pairスワッピングでルーティングを簡素化 Whitepapers ピン、パーツ、およびディフペアの交換でルーティングを簡素化 PCB設計で部品を配置する際、配置によっては接続が互いに交差することがよくあります。少数の交差接続に対しては、他の層へのビアやわずかに長いトレースルーティングを使用することができますが、下図のような多数の交差がある場合、ルーティングが非常に困難で時間がかかることになります。 より複雑なルーティングで交差数が多い場合、PCB設計者は通常、交差接続の数を減らすためにデバイスピンとサブパートの入れ替えを行います。ピンまたは部品の入れ替えはPCB内の交差を排除しますが、その変更は回路図にも反映されなければなりません。この論文では、ピン、サブパート、および差動ペアの入れ替えを簡単に管理し、交差接続を減らすことで最適なルーティングを実現し、回路図とPCBルーティングの設計同期を維持する方法について説明します。 多くの交差接続を持つPCB 導入 最適な部品配置は、交差接続ラインを最小限に抑える上で非常に重要です。しかし、交差を完全に避けることはできません。多数の交差接続があると、PCBのルーティングが非常に困難で時間がかかる作業になります。PCB設計者は、電気的に可能な限り、あるデバイスピンから別の適格なデバイスピンへネット割り当てを入れ替えることが一般的です。同様に、共通パッケージ内のサブパーツも交差接続を減らすために入れ替えることができます。 ピン入れ替えは、2つの異なる物理ピンのネットを入れ替えても設計の電気機能に悪影響を与えないという事実に基づいています。基本的な例としては、抵抗器の2つのピンがあります。抵抗器のピンには固有の極性がないため、交差を排除するためにピンを自由に入れ替えても、意図したとおりに機能します。 もう一つの実用的な例としては、特定の信号が各ピンに厳密に割り当てられているわけではない高ピン数コネクタがあります。コネクタ上の多くのピンを交換できる柔軟性を持つことで、いくつかのクロスオーバー接続を排除できる可能性があります。ピン交換に最も適したコンポーネントタイプは、適用可能な電圧バンク内でユーザーが定義可能なI/Oピンを持つFPGAデバイスであり、必要に応じて自由にピンを再割り当てできます。 サブパート交換では、共通のパッケージ内の類似部品が交換されます。例えば、LM6154クアッドオペアンプICには、単一のパッケージ内に4つの別々で同一のオペアンプがあります。したがって、オペアンプC（ピン8、9、10）をオペアンプA（ピン2、3、1）と交換して、同じ機能を維持しながらクロスオーバー接続ラインを排除できます。サブパート交換は時々「ゲート交換」と呼ばれ、SN74S02NクアッドNORゲートパッケージ内の4つの個別ゲートが自由に交換できることを意味します。 デバイスピンおよびサブパート交換は、PCBグラウンディングにおけるクロスオーバー接続の全体数を大幅に削減するのに大いに役立ちます。デバイスピンまたはサブパートの交換を成功させるには、どのピンが交換可能であるかを事前に定義する必要があります。さらに、プリント基板PCB設計内でピンまたは部品の交換が行われたら、回路図を更新して変更を反映させ、PCBレイアウトと同期させる必要があります。それらを同期させないと、致命的なエラーにつながる可能性があります。 ピンおよび部品の交換 ピンまたは部品の交換は、一般的に3つのステップで行われます：交換データの設定、ピンまたは部品の交換の実行、最後に、交換の更新と回路図の同期化です。 交換グループの設定 交換グループは、自由に交換できるピンを定義します。特定の交換グループ内の任意のピンは、同じグループ内の他のピンと交換できます。交換グループの定義は、通常、シンボルライブラリレベル、回路図レベル、またはPCBドキュメント内で一度だけ行う作業です。Configure Pin Swappingパネルを使用して、設計プロセスの任意の時点で任意のコンポーネントまたはコンポーネントインスタンスに対して交換グループを定義できます。差動ペアおよびサブパーツの交換に対しても同様に交換グループを定義できます。図は、交換グループが簡単に定義できることを示すスクリーンショットです。 バンク番号に従ってFPGA I/Oピンのグループを定義 ピンまたは部品の交換の実行 スワップグループが定義されると、ピンのスワップ、差動ペアのスワップ、またはサブパートのスワップをPCB設計プロセスドキュメント内で対話的に実行できます。対話的なスワップ機能を呼び出すには、選択した対話的なピンスワップに従って、ツール >
テスト容易化設計 Whitepapers テスト容易化設計 概要 プリント基板が完成するまでにかかる全コストは、ブランクPCBの製造コスト、コンポーネントのコスト、実装コスト、テストのコストのように複数の基本カテゴリーに分類できます。最後に出てきた、完成した基板をテストするのにかかるコストは、製品の合計製造コストの25%から30%を占める場合があります。 収益性を求める設計は、2つの論理的側面から生まれます。1つはDFM（Design for Manufacturability）、つまり最小の欠陥率を維持しながら可能な限り最小の製造コストで製品を開発すること、もう1つはテスト容易化設計（DFT）です。テストカバレッジを最大化し、 製造エラーおよびコンポーネント障害に関する欠陥を迅速に分離できるよう製品を設計することによって、DFTは収益性のある設計として最高のものとなります。この記事では、DFTを詳細に検討し、特にインサーキットテスト（ICT）に焦点を当てます。 DFMおよびDFTガイドライン 委託製造業者（CM）を選択する際は、必ずDFMおよびDFTのガイドラインを提出してもらう必要があります。必ず、契約を検討しているCMごとにこれらのガイドラインを入手し、目を通すようにします。複数のCMから提出されたDFMとDFTのガイドラインをレビューすることで、それぞれCMの専門的な技術、知識、能力のレベルを把握することができます。したがって、これらのガイドラインは、自社 製品の生産に最適なCMを決定する際に役立ちます。 今後に向けた計画 設計を計画するときに聞く最初の質問は次のとおりです。 1. 誰が実装をテストしますか？ 2. 機能は何ですか？ 設計を計画するときに聞く最初の質問は次のとおりです。1）誰が実装をテストしますか？ 2）機能は何ですか？DFTガイドラインは最初のレイアウトの計画で役に立ちます。しかしながら、CMに直接連絡して、知識のあるテストエンジニアと特定のニーズについて議論するのはよい考えです。テストエンジニアは機能について議論することができ、提供できるものとは異なるテスト方法論があること を気づかせてくれます。バウンダリースキャン（JTAG）、自動ICTテスト、X線断層撮影（AXI）および目視検査（マニュアルおよびマシンビジョン）の組み合わせにより、最も包括的なテストカバレッジを実現します。また、これにより製造プロセスについて即時フィードバ ックが得やすくなり、ワークフローを必要に応じて迅速に修正し、欠陥コンポーネントを特定して取り除くことができます。 次に、完成品の品質を保証するためには、どのテストカバレッジが必要かを検討する必要があります。アプリケーションと実際のコストの制約から、利用可能なテスト機能の全てを使用することが必要な場合と、そうでない場合があります。例えば、地球の周りを公転する衛星を調査する場合、可能な限りのタイプのテストを実施して、修理できない環境でも、数年にわたって完成品が確実に機能するのを保障しようとするでしょう。しかし、ミュージカルの挨拶状を作成する場合は、シンプルな必要最低限の機能テストだけになるでしょう。(※続きはPDFをダウンロードしてください)
Alternatives to Gerber RS-274X Whitepapers GERBER RS-274-Xに代わる形式 Gerber RS-274Xは、プリント回路基板設計ソフトウェアの事実上の標準形式であり、全世界で現在設計されているプリント基板の約90%の製造に使用されています。これほど多く使用されているにもかかわらず、Gerberには実際に多くの制約があるため、製造工程全体を通してさまざまな問題を引き起こす可能性があります。ただ、幸いなことにこれに対する解決方法があり、RS-274Xに内在する問題について対処するためのオープンスタンダードGerber X2とIPC-2581が策定されました。では、X2とIPC-2581ではできて、RS-274Xではできないことは何でしょうか? 業界標準に比べたこれらの形式の利点を理解するため、各形式について詳しく見てみましょう。 GERBER形式の歴史概略 Gerberファイル形式は、1960年代にGerber Systems Corporation(現在はUcamco社)により策定されました。初期の数値制御(NC)フォトプロッターシステムのリーディングプロバイダーであった同社は、自社のベクターフォトプロッターをサポートする最初の入力形式を策定しました。この形式は当時の数値制御規格EIA RS-274-Dのサブセットがベースになっていました。1980年に、Gerber Systems社は『Gerber Format: a subset of EIA RS-274-D; plot data format reference
Three Ways To Simplify Output Generation Using Altium Designer Whitepapers Altium Designerを使って製造データ出力を単純化する三つの方法 PCB設計から製造プロセスの過程で発生する遅延の多くは、製造とアセンブリのための正確なデータとドキュメンテーションで回避することができます。さらに、必要なデータを簡単に再現することは、PCB設計者と製造者の間のコミュニケーションのための大きな時間節約になります。Altium Designerで利用可能な出力ジョブ設定ファイルは、PCB設計の出力生成を制御し、最終的に単純化するための適切なソリューションを提供することができます。 なぜ出力生成プロセスをシンプルにするのか？ 毎回、問題なく設計が終了すると、製造、実装のプロセスが始まります。多くの場合、このプロセスはそれ自体でプロジェクトになり、製造、実装担当者に送るためにさまざまなファイルを揃える必要があります。必要なファイルの典型は、部品表 (BOM)、ガーバーファイル、NCドリルファイル、ODB++ファイル、IPC-2581ファイル、Pick and Placeファイル、実装図面などです。 製造、実装の要件に応じて、このリストに他の項目を追加または削除することができます。また、最初にドキュメントを提出した後で、基板製造業者がプリント回路基板(PCB)設計者に新しいデータや追加データを求めることもよくあります。特定のフローを標準化したり、少なくともデータ生成の標準的な出発点を決めることで、設計後のプロセスをより簡単にすることができます。 基板設計と製造サイクル 通常、PCB設計者には、設計完了後に生成する標準的な一連のファイルがあります。必要な各ファイルを生成、アーカイブして、製造業者に送信する必要があります。これは、複数のステップからなるプロセスであり、特に新しいレビジョンや変更のためにこのプロセスを繰り返す必要がある場合は、貴重な時間を費やさねばなりません。これは、一般的な手順であり、生産性に影響を与える問題として当初は表面化しない可能性があります。ただし、製造、実装に必要なファイルの数により誤りの危険性があります。 下の図は、典型的なプリント基板製造のサイクルを示しています。 図 1: 製造サイクルに対する基本的な PCB設計 最初にデータを受け取った後、多くの基板製造業者は、新しいデータ、追加データ、あるいは基板設計者からの修正データが必要になる問題を見つけることに慣れています。新しいデータや修正データが要求されると、基板設計者は、必要な各ファイルを生成する最初のプロセスから実行しなければなりません。この再実行にかかる余分な時間は、PCB設計者が出力生成に使用する特定のプロセス、またはワークフローに大きく依存します。手順を繰り返すごとに時間と費用が失われるので、手順の再実行は全体的な生産性を損なう可能性があります。 PCB設計者と製造業者の間の流れは、可能な限りシームレスでなければなりません。特に、そのコミュニケーションは、製造プロセスのPCBにとって欠かせないからです。 出力の標準化 製造、実装のためのデータ、およびドキュメントをすべて生成し管理する一元的な方法があれば、設計者が直面する多くの課題に対する適切な解決策が得られます。 Altium
レイヤースタックを間違えないようにする方法 Whitepapers レイヤースタックを間違えないようにする方法 はじめに PCBの製造工程で最も犯しやすい間違いの1つは、層の順序の誤りです。確認しないままにしておくと、全工程が無駄になる場合があります。PCB実装工程を経た製品は、電気的導通の観点からは機能するかもしれません。電気的に導通していれば、電気的検査にも合格するかもしれません。しかし、プレーンや信号層の順序と層間の距離を最優先にしている設計では、最終的な実装段階で障害が発生します。 正しい順序で積層し、後工程外観検査を行うために必要な情報を製造業者に確実に伝えるには、そうした情報を銅パターンとして直接設計に組み込んでおく必要があります。これらの銅パターンを設計に含めるのはPCB設計者の責任です。 製造データ内に適切な銅パターンを設計しておけば、積層順序を間違える心配はほとんどなくなります。さらに、社内で品質保証検査を実施し、 工場への投入が可能になった後、これらの銅パターンを使って最終実装検査を行うことができます。 層の識別 各層の銅箔にまず追加するパターンは、その層が全体の中で何番目かを示すためのものです。各層に層番号を割り当てます。層番号は銅箔に直接エッチングされ、レイヤースタックアップ内での位置を示します。層番号を基板外形の外に配置しても、アートワークプロットがどの層を表しているかを示すのには不十分です。層番号は、完成基板の領域内に含まれている必要があります。 製造業者によっては、2次側層の層番号をミラー反転しておく必要があります。層番号は、回路の電気的特性に悪影響を与えないように基板の端の近くに配置する必要があります。層番号は、各層上に数字を1つ配置することで表すことができます。 しかし、それらの数字は上に積み重ねることはできません。全層のチェック用プロット図を重ねて上から見たとき、数字が全てはっきり見える必要があります。 識別しやすいように、多くの場合、層番号は長方形の箱の中に配置します。アセンブリの裏側に置いた検査光源で、完成PCBを透かして層番号が簡単に見えるように、はんだマスクとシルクスクリーンのパターンを層番号の周囲の領域から除去する必要があります。層番号は、層が全て存在することを示す印になります。また、アートワークプロット図が表す層を製造業者に示す印にもなります。(※続きはPDFをダウンロードしてください) 今すぐ Altium Designerの無償評価版をリクエストして、世界最高のPCB設計ソリューションをお試しください！
Customer Success Stories RWTC Aachen University Discover how astronautical students at Germany’s RWTC Aachen University used Altium Designer to create the most stellar designs.