電源供給システムの設計

 

集積回路テクノロジーが、単体ICへの数十億のトランジスタの搭載を可能にした結果、1つのチップに非常にパワフルなシステムを構築できるようになりました。それにより、テレビゲームや携帯電話、その他の多くの製品に、かつてはコンピュータールーム全体を占めたスーパーコンピューターに匹敵する機能を組み込めるようになりました。このICテクノロジーは、かつでは非常に高価なマイクロ波回路でのみ可能だったマルチギガヘルツの範囲の出力信号の発生を可能にしました。 

この特性の多くのメリットと同じように、対処が必要な副作用があります。これらの大規模CIは多くの場合、複数の異なる動作電圧が必要です。大部分は、最大100アンペア程度の電流の流れる1ボルト電圧を大幅に上回る必要はありません。これに加え、後に説明しますが、PCBのパワーレールから要求される周波数はギガヘルツにまで拡張できます。これら全ての要件を満たすことは、手間のかかる作業です。設計者は、従来のレベルのテクノロジーで必要とされるより多くの工学的スキルを使用しなければなりません。残念ながら、現在のアプリケーションの注意書きに記載の手法の多くは、必要なアドバイスが含まれていません。本章は、技術者が電源供給システム（PDS）を滞りなく設計する方法について、これらの新しい技術の必要性に対応できるよう、これらの新たな課題を明らかにし、助言を提供することを目的としています。
 

 

理想の電源

図5.1には理想的な電源が描かれています。理想の電源は、よく「電圧ソース」と呼ばれます。電源ソースの出力インピーダンスがゼロです。これは、電源供給負荷（電流）がどれほど多く必要でも出力電圧を一定にするためです。さらに、交流電流の周波数の値にかかわらず出力電圧を一定にするためです。残念ながら、実際の電源はこのようにはなりません。実際の電源は全て、DCでも、論理回路が必要とする周波数でも、出力インピーダンスはゼロではありません。

 

図5.1 理想的な電源

 

実際の電源

図5.2には実際の電源が描かれています。ご覧のとおり、電源ソースと直列に出力インピーダンスが接続されています。この図は、電源供給システムの設計に関する問題を示しています。

この出力インピーダンスは周波数によって異なります。ある周波数では高インピーダンス、また別の周波数では低インピーダンスになります。出力インピーダンスが大きい場合、必要な電流量の変動は出力電圧の変動につながります。これがリップルという現象です。設計者の目標は、リップルを最小化するために、負荷が電流を必要とする状況で、全ての周波数で低出力インピーダンスとなるPDSを設計することです。

 

図5.2理想的な電源

 

リップルとは

リップルは、電源のVddレール上の電圧変動です。リップルは、電源の出力インピーダンス全体での電圧降下を生み、負荷で検知される供給電圧の減少を引き起こす負荷電流の変動の結果、発生します。過剰なリップルは、電源回路の正常動作には低すぎる電源のVdd電圧を発生させ、システムの故障の原因となる可能性があります。過剰なリップルは、ほとんどのシステムでEMIの主要ソースとして表示されてきました。この主要ソースは、あるPCB内のVddプレーンに経路のある信号線に直接接続されています（このことが、「重要な」信号線はGNDプレーンにのみ配線されなければならないという経験則の1つを生み出しました）。過剰なリップルは、しばしば高速リンク内のSERDES（シリアライザ/デシリアライザ）に電力を供給するためリニア電源のみを使用することの理由になっています。

リップルの原因については混乱が多々あります。リップルは、バイパスまたはデカップリングされるべき未確認のソースから生じるある種の「ノイズ」ではありません。電圧レール上にリップルが生じれば、リップルに含まれる周波数におけるPDSのインピーダンスが高すぎるという赤信号です。修正方法は、PDSを再設計して該当周波数でのインピーダンスを削減することです。PDSのインピーダンスを削減する通常の方法は、「デカップリング」コンデンサーを追加することです。注意すべき点は、このコンデンサーが何も切り離さないということです。このコンデンサーは、スイッチングイベントをサポートするため、電荷のローカルソースを提供します。スイッチングイベントをサポートするために使用する電荷を蓄積しているので、「クーロンバケット」という呼び方のほうが適切でしょう。このことが理解できれば、PDSのためにどれだけのクーロン量がどの周波数で必要かを見極めることはエンジニアリングの仕事になります。

Vddのリップル

コンデンサーまたはクローンバケット

全ての設計者は、論理コンポーネントおよびアナログコンポーネントの周辺にコンデンサーを配置することを要求されてきました。多くの場合、配置するべき数と位置に関する指示は、アプリケーションの「使用上の注意」に記載されてきました。仮に注意書きがあったとしても、適切な種類および数のコンデンサーの使用や位置の適切な定義が確保できていることは、ほとんどありませんでした。

コンデンサーが、基板上のスイッチングイベントへの電荷の供給能力を限定するための2つの寄生を保持していることを認識することは重要です。図 5.3は理想的なコンデンサー、実際のコンデンサー、実際のコンデンサーのインピーダンス対周波数を示す図です。実際のコンデンサーは、それと直列にインダクタンス（Lp）と抵抗（RP）を保持することに注意してください。これらは、コンデンサーのサイズがどれほど小さくなっても避けられない不要の寄生の一部です。 

図 5.3の最下部に2つの等式があります。これにより、LとCのインピーダンスを周波数の関数として計算できます。DC=0またはf=0の場合、コンデンサーのインピーダンスは不定値となり、PDS負荷には見えません。DC=0またはf=0の場合、コイルのインピーダンスはゼロであり、PDS負荷には見えません。fが増加するにつれ、Xcは減少し、XLは増加します。周波数がFrの場合のみ、この2つのインピーダンスは等しくなって相殺し合い、PDS負荷から見えるインピーダンスは寄生抵抗Rになります。PDSにおいてクーロンバケットが最も有効になる周波数はこの値です。 

Frよりも低い値では、コンデンサーは高インピーダンスとなり、負荷に対して電荷を供給できません。Frよりも大幅に大きい値では、コンデンサーはコイルのようにふるまうようになり、並列同調回路を構成するPCBのプレーン静電容量と同じになります。この並列同調回路は高インピーダンスを作成でき、その結果、並列同調回路の共振周波数で非常に高いリップル電圧が発生します。

図5.3 理想と実際のコンデンサー

 

PDSのインピーダンス対周波数

PDSの設計には、広い周波数帯にわたって低インピーダンスを実現する作業があります。図5.4は、一連の電源レールのVdd-Vss間に実装された単一0.1 μFコンデンサーと単一0.01 μFコンデンサーのインピーダンス対周波数を示します。青色の曲線は0.1 μFコンデンサーのインピーダンスプロファイル、黄色の曲線は0.01 μFコンデンサーのインピーダンス、赤色の曲線はこの2つのコンデンサーを結合したインピーダンスを示します。

多くの「使用上の注意」は、設計者に各電源レール上にこの2種類のコンデンサーをいくつか配置するように指示します。図5.4からわかるように、6 MHzと15 MHzの間でインピーダンスが100ミリオームに減少します。この範囲の外側では、インピーダンスは急激に増加します。100 MHzで1アンペアのデルタIを想定してみてください。この周波数でのリップルは500ミリボルトになります。この周波数よりも大きい周波数では、状況はさらに悪化します。

 

図 5.4 PDS上の0.1 μFコンデンサーと0.01 μFコンデンサーのインピーダンス対周波数

 

負荷はどのように見えるか

PDSがサポートする必要のある負荷がどのように見えるのかというのは、よい質問です。多くのCMOSベースのシステムでは、本書の第一章の図1.7に示されるとおり、伝送線路は直列終端されます。このような回路が1から0に切り換わって再び元に戻った場合の電圧波形は、図1.12のようになります。電流は、伝送線路を充電するためにPDSから引き出されます。現在の波形では周波数がいくつかということを決定するためには、フーリエ変換が必要です。図5.5は、最上部に赤色で電流波形を示しています。正値偏位は、論理0から論理1に向かう際に伝送線路を充電するためにPDSから引き出された電流です。負値偏位は、論理1から論理0に向かう際に伝送線路から電荷が除去される様子を示した電流波形です。

図5.5の下部は、論理0から論理1に向かう伝送線路を充電する電流波形のフーリエ変換です。この図は、適切な論理波形を作成するためにPDSから引き出される必要がある周波数を示しています。この例では、伝送線路は12インチ（30 cm）で、クロック周波数は30 MHzです。周波数コンポーネントは、およそ80 MHzから900 MHz の範囲にある点に注意してください。クロックと同調する周波数はありません。最高周波数はスイッチングエッジの立ち上がり時間（1 nSec）によって、最低周波数は伝送線路の長さによって設定されます。

 

図5.5 直列終端された伝送線路を駆動する電流波形のフーリエ変換

 

図5.4に戻ってみると、非常に多くの「使用上の注意」で推奨される古典的な「0.1 μFコンデンサーと0.01 μFコンデンサー」の方策はおよそ30 MHzまでの周波数しか対応していないことがわかります。PDSがサポートしておらず、Vdd上でリップルノイズとして現れる周波数コンポーネントはありません。このノイズはVddプレーンで配線される任意の信号と結合し、信号ケーブル上のPCBをエスケープします。このノイズは、EMIで障害を起こすシステムのほぼ全てにおいてEMIの主なソースです。CMOSは論理1においてはVddへの信号線が不足するため、同一のノイズが論理1にある任意の論理信号に発生します。

 

 

EMIの主なソース

 

1995年、この事実は、現在はミズーリ工科大学として知られる、ローラのミズーリ大学のEMCの教授陣によって実証されました。この問題とその解法を実証するため、PDSをバイパスする古典的なアプローチを使用すると何が起こるか、どのように問題が解決されるかを確認するための研究が行われました。本章末尾の参照資料の項目1は、この研究の結果です。PDSの全ての設計者に、この研究結果を一読することをお勧めします。図 5.6は、この研究で使用した試験用PCBでのインピーダンス対周波数のグラフです。この試験用PCBのプレーンコンデンサーはおよそ15 μFです。

図5.6には3つのインピーダンス対周波数曲線があります。第一の曲線は、ベアPCBのインピーダンスであり、プレーンコンデンサーのインピーダンスのみを示しています。第二の曲線は1つの0.1 μFコンデンサーと1つの0.01 μFコンデンサーを追加した基板のインピーダンス、第三の曲線は1つの0.1 μFコンデンサーと4つの0.01μFコンデンサーを追加した基板のインピーダンスを示します。期待されるとおり、ベア基板のみの試験では、プレーンコンデンサーのサイズが小さいため、インピーダンスは低周波数で非常に高くなります。第二の曲線において、「使用上の注意」に従うなどして2つのコンデンサーを追加した場合、結合インピーダンスは、0.1 μFコンデンサーが直列共振の状態（約13 MHz）であれば低くなり、0.01 μFコンデンサーが直列共振（約45 MHz）になるにつれて周波数が増加した後に減少すれば、高くなります。50 MHzと100 MHzの間では、コンデンサーを追加しなければ、インピーダンスは悪化します。この現象は、インピーダンスホールと呼ばれます。これは、0.01 μFコンデンサーの寄生インダクタンスおよび基板のプレーンコンデンサー付きの並列同調回路を構成する実装インダクタンスの結果です。

図 5.6 UMR研究からのPDSインピーダンス対周波数グラフ、グラフ提供はIEEE

 

この問題に対してよく提示される解決策として、コンデンサーの追加があります。第三の曲線は、このケース4において0.01 μFコンデンサーを追加した結果です。唯一の変化は、0.01 μFコンデンサーによる低インピーダンスがさらに低下し、高周波数位置に若干移動したことと、インピーダンスホールが高周波数位置に移動しつつもいまだ存在することです。このインピーダンスホールを除去する方法は、本章の後半で説明します。約140 MHzでは変化がないことに注意してください。

図5.4のインピーダンスプロファイルとは異なり、100 MHzを超えるインピーダンスは相対的に低い値です。その理由は、プレーンコンデンサーの存在です。100 MHzを超えるスイッチング波形での周波数をサポートするのは、このコンデンサーです。EMI抑制の達成が、スイッチング波形をサポートする各レールへのプレーンコンデンサーの適切な配置によることを、EMIエンジニアに示すことがUMR論文の目的でした。

今日のプロセッサーの大半は、待機とアクティブの2つのモードがあり、動作がほとんどまたはまったくない場合の電源消費を最小限に抑えています。このしくみは、携帯電話のように製品が電池による電源供給である場合に特に重要です。このようなプロセッサーは、待機からアクティブに移行する際、図5.5に示したのと同様な過渡電流が発生します。この過渡電流の処理は、スイッチング伝送線路に使用されるのと同じ技術を使用して行われます。

 

プレーン静電容量

上記また他の各所で説明したように、電源供給システムの多くは正常な動作のためにプレーンコンデンサーを必要とします。これは、VddとVssのプレーンを非常に薄い絶縁体で分離することで実現されます。図5.7は、この目的で一般に使用されるほとんどの積層の値である絶縁定数4のプレーン分離の関数として1平方インチあたりの静電容量をグラフ化したものです。赤色と黒色の2つの曲線がプロットされています。赤色の曲線は固体プレーンの1平方インチあたりの静電容量、黒色の曲線はBGAのような高密度充填コンポーネントによって引き起こされるプレーン内ホールの高集中がある場合の1平方インチあたりの静電容量です。

 

図5.7 分離機能としての2つの並行プレーンの1平方インチあたりの静電容量

 

必要なプレーン静電容量の決定

所定の電源レールに必要なプレーン静電容量を決定するには、複雑な解析が必要です。そのため、技術者は、本章の後半に挙げられているツールのいずれかを導入する必要があります。この解析には、可変電流負荷と可変プレーンコンデンサーを含むシミュレーションが含まれます。負荷はスイッチオン/オフされ、プレーンコンデンサーのサイズの増加にともなうリップル量が測定されます。リップルの目標値に達すると、プレーンコンデンサーのサイズが決定されます。この時点で、各電源レール向けの十分なプレーンコンデンサーを含むPCBスタックアップを設計できるようになります。

スタックアップに先行するプリント基板設計

プレーン静電容量の実装

今日のプリント基板においてほとんど全ての電源レールが、論理信号に含まれる高速でのスイッチングエッジをサポートするためにプレーン静電容量を必要としていることは明らかです。問題は、そのようなプレーンコンデンサーをどうやって作るかです。第3章の図3.9は、密接に配置された2つのプレーンペア、つまりレイヤー3および 4 とレイヤー7および8のある10レイヤーの基板を示しています。これらは、3mil（75マイクロン）の距離で隔てられ、プレーン間の静電容量を実装しています。

過去に有効だった通常のレイヤースタックアップが必要な静電容量を実装するのに十分なプレーンペアを持っていなかったらどうでしょうか? 対処方法は2つあります。必要なプレーン静電容量を持つスタックアップを実装しないという選択は、その対処方法ではありません。最も簡単な選択は、問題解決のために追加のプレーンペアを配置することです。しかし多くの理由から、これも選択肢にはならないでしょう。 

図5.8は、コストと厚さを理由に追加のレイヤーペアを配置できない6レイヤーのPCMCIA PCBを使ってこの問題をどのように解決したかを例示しています。この設計は、EMI試験で6回失敗しました。技術者は毎回問題の解決を意図してディスクリートコンデンサーの数を変更しましたが、無駄でした。この変更が有効でなかった理由は、前掲のUMR論文に詳しく説明されています。この設計の8レイヤーバージョンが、電源プレーンコンデンサーを実装するための2つの電源レイヤーを追加して作成され、EMI問題は解決しました。この対処方法には2つの問題点があります。1つは基板が厚すぎて筐体に適合しなかったことであり、もう1つは2つのレイヤーを追加するための追加コストによって市場での競争力がなくなったことです。

レイヤー1、3、4、6では、銅箔は黒色で示されています。元の電源およびGNDレイヤーであるレイヤー2および5では、銅箔は白色で示されています。

4つの信号層1、3、4、6を検査すると、全てのレイヤーに未使用のスペースがあり、そこを銅箔で埋めればプレーン静電容量を実装できることが明らかでした。これを行えば、埋める前のプレーン静電容量が0.5nFで埋めた後のプレーン静電容量が4nFなので、EMI 問題の解決には十分な値になります。

図5.8は、左が信号層を埋める前、右が信号層を埋めた後のPCMCIA 基板のスタックアップを示しています。図からわかるように、埋める前のスタックアップには12milで分離された1つのプレーンコンデンサーしかありませんが、埋めた後は4milで分離された5つのプレーンコンデンサーがあります。

図5.8 プレーンコンデンサー追加のために信号層が埋められた6レイヤーのPCMCIAカード

 

図5.9 PCMCIA 基板の6レイヤースタックアップの以前以後

 

コンデンサーの位置

多くの設計者は、バイパスコンデンサーの配置について、さまざまな「哲学」を見てきました。そのいくつかを下に紹介します。

• 各電源リードに可能な限り接近する 
• 電源リードごとに配置する 
• コンポーネントの下部に配置する 
• トレースを使用してコンデンサーを各電源リードと接続する

これらの哲学で非常に正確といえるものはありません。設計者が正しく作業し、それと同時に可能な限り迅速にレイアウトとアセンブリできることを保証するようなコンデンサーの配置を決定するための正確な手法があるはずです。実は、高パフォーマンス製品の設計をしている企業において長い間採用されている、うまく定義された手法があります。これらの企業は、プレーンコンデンサーがPDSの必須コンポーネントであることを理解しています。プレーンコンデンサーがPDSの一部になれば、プレーンペアのインダクタンスは各コンデンサーの実装インダクタンスよりも桁違いに小さくなります。

図5.10は、技術的に優れたプレーン静電容量を持つ試験用PCBです。この試験用PCBは、コンデンサーの振る舞いに関するさまざまな測定で使用されました。この例が示す疑問は、もしICがPCBの左上隅に搭載されていたら、コンデンサーがC1、C2、C3、C4に搭載されていることを検知できるかということです。この試験は、最高のパフォーマンスを得るために設計者がどこにコンデンサーを配置する必要があるかを決定します。

図5.10 コンデンサーの配置を評価するために使用される試験用PCB

 

図5.11は、4つの位置のコンデンサーの、測定されたインピーダンス対周波数を示しています。4つの曲線はほぼ同一であり、コンデンサーの配置がPDS全体のインピーダンスについてほとんど違いを生じさせないことに注意してください。ほとんど違いが生じないという状況は、コンデンサーがICから離れるほどプレーンペアのインダクタンスが広がった結果です。C1はICから約½インチ（1.25 cm）の位置にあり、C4は約9インチ（23 cm）の位置にあることに注意してください。  

図5.11 図5.8で示した4つの位置のコンデンサーのインピーダンス対周波数

 

上記の試験から得られる結論は、PDS設計におけるプレーンコンデンサーを含むバイパスコンデンサーの配置の重要性は低いということです。PCB設計者に対する筆者の指示は、レイアウトに干渉しない場所にコンデンサーを配置して、アセンブリを可能な限り簡単にすることです。コンデンサーをBGA下のビアの間に詰め込む、あるいは「可能な限り接近させて」配置することを強調する全ての「使用上の注意」は、設計とアセンブリを困難にし、正当な理由なく高価になります。

図5.12は、レイアウトに干渉しないように配置されたバイパスコンデンサー付きで設計されたPCBを例示します。

図5.12 コンデンサーが適切に配置されたPCB設計

 

バイパスコンデンサーのヒント

インピーダンスホールの最小化  

図5.6には高インピーダンスがあり、これが発生する周波数ではPDSのパフォーマンスが低下します。このPDSには不具合があり、その発生を抑止する必要があります。このセクションでは、この不具合がプレーンコンデンサーとプレーンに付加したコンデンサーの寄生インダクタンスによって構成される並行同調回路の結果であったと述べられています。図5.13は、並行同調回路とその結果発生するインピーダンス対周波数曲線の例です。

コイルとコンデンサーの両方に寄生抵抗があります。RLという用語はコンデンサーの寄生抵抗を示し、RCはプレーンの寄生抵抗を示します。プレーンの抵抗は、マイクロオームのオーダーであり、回路の動作に大きな影響を与えません。コンデンサーの寄生抵抗は、電源供給システムに発生するインピーダンスホールに対して主な影響を与えます。

低周波数ではコイルのインピーダンスは非常に低く、コンデンサーのインピーダンスは非常に高くなります。ある特定の周波数で2つのインピーダンスは同じになり、高インピーダンスを発生させるように動作します。RF技術者はこの現象を利用して同調回路を実装し、ラジオにおいて必要周波数を選択し、その周辺の周波数を拒否します。残念ながら、この振る舞いはPDSの動作を低下させます。PDSにおける問題を最小化する手法があります。図5.14は、3つの異なる損失またはESR（等価直列抵抗）があるプレーンコンデンサーと1 μFコンデンサーのグラフです。

 

図5.13 コンデンサーとコイルで実装した並行同調回路

 

図5.14 プレーンコンデンサーとディスクリートコンデンサーのインピーダンス対周波数

 

図5.14のグラフには4つの曲線が含まれています。紫色の曲線は、プレーンコンデンサー自体のインピーダンス対周波数を示します。赤色の曲線は、20ミリオームのESR付きの1 μFコンデンサーとプレーンコンデンサーの組み合わせを示します。青色の曲線は、100ミリオームのESR付きの1 μFコンデンサーとプレーンコンデンサーの組み合わせを示します。緑色の曲線は、400ミリオームのESR付きの1 μFコンデンサーとプレーンコンデンサーの組み合わせを示します。

PDSの目標インピーダンスが20ミリオームであれば、20ミリオームのESR付きコンデンサー1つのみを使用して、3.5 MHzで実現できます。この解決方法の問題点は、35 MHzでは10オームのインピーダンスホールがあることです。これはPDSにおいては壊滅的です。より大きい（100ミリオーム）損失のあるコンデンサーを使用した結果は、青色の曲線です。3.5 MHzでのインピーダンスは100ミリオームに上昇し、インピーダンスホールは2オームに減ります。これは先ほどよりはよい結果ですが、十分とはいえません。 

400ミリオームのESR付きコンデンサーを使用した緑色の曲線では、やっとインピーダンスホールを除去できています。この過程で、3.5 MHzでのインピーダンスは400ミリオームに上昇しました。目標インピーダンスが20ミリオームであれば、これは大きな損失です。インピーダンスホールを作ることなく20ミリオームに戻すには、これらの損失しやすいコンデンサーを20個並行して使用する必要があります。これこそがまさに、コンデンサーの必要数をPDS技術者が決定する方法なのです。

経験によって、PDSで使用すべき最適なセラミックコンデンサーのタイプは、X5RまたはX7R絶縁付きのコンデンサーであることがわかっています。これが、PDSで使用されるコンデンサー向けによく採用される絶縁体です。

 

インピーダンスホールの最小化

 

コイルまたはフェライトビーズ

多くの「使用上の注意」は、デバイスの電源リードにフェライトビーズを配置するよう設計者に指示しています。通常の理由は、PDSのデバイスの電源ピンに発生するノイズを「ブロック」するからです。この方法はこれまで常に、技術的に優れていないために起こるPDS上の多量のノイズという真の問題への「パッチ」でした。同じ「使用上の注意」から、誤ったやり方でPDSを設計する方法についての助言を引き出す可能性が十分あります。この章の初めに、優れたPDSはその動作周波数においてインピーダンスが非常に低いという説を述べました。フェライトビーズは、ノイズを適切にブロックすると高インピーダンスになります。

この経験則は、1980年代末のあるデバイス（カスタム CMOS デバイス）がついに十分な速さでスイッチできるようになってEMIバンド内に周波数を発生できたことに基づきます。EMI技術者はデバイスの電源リードにフェライトビーズを挿入し、EMIを取り除きました。理由は、CMOSデバイスがPCBのプレーンコンデンサーにアクセスせず、もはやEMIバンド内に周波数を発生させるのに十分な速さではスイッチできなかったからです。

今日のCMOS技術に至っては、28 Gb/S以上の速度で動作するSERDES（シリアライザー/デシリアライザー）付きPCB の設計を可能にしました。突然、これらの部品がその動作のためにPCBのプレーンコンデンサーにアクセスする必要性が生じました。図5.15は、3.125 Gb/S SERDES出力のアイダイアグラムです。左側はドライバーのVddリードのフェライトビーズ付き、右側はフェライトビーズを除去した場合を示します。

 

 図5.15 フェライトビーズ付き（左側）、
フェライトビーズなし（右側）の3.125 Gb/S SERDESのアイダイアグラム

 

ICの電源リードにフェライトビーズを配置しないこと

プレーン静電容量のないPCB

図5.16のようなスタックアップ付きの4レイヤーのPCBから製造された製品が多数あります。多くのPCマザーボードとテレビゲームはこの方法で設計されています。これらの製品は、非常に高速の信号を処理するので、動作のためにプレーンコンデンサーが必要ですが、4レイヤーPCBにはそれがありません。プレーンコンデンサーなしで、どのようにしたら正しく動作できるのでしょうか? 

なぜプレーンコンデンサーがディスクリートコンデンサーよりも高い周波数で動作するのかを指摘するのはよいことです。その理由は、最適に実装されたディスクリートコンデンサーのインダクタンスが1ナノヘンリーを下回ることがほとんどないのに、密接に配置されたプレーンペアのインダクタンスがフェムトヘンリーだからです。

図5.16 テレビゲームで使用されるような典型的4レイヤーPCBスタックアップ

 

GNDプレーンの分割

設計者に対して、A/D変換器下でGNDプレーンを分割すること、アナログ回路の周囲の領域を「掘割する」こと、または、GNDプレーンの電流によって周囲の回路のパフォーマンスが低下するのを避けるために電源を切り替えることを指示する経験則があります。これらの経験則には、真の問題が存在することまたはGNDプレーンの分割がパフォーマンスを上げる証拠が全くありません。このような経験則に従うことは、問題を解決するどころかEMIのような問題を作り出す可能性がある、というのが筆者の経験です。 

PCBにおいてGND構造を取り扱う方法については、出版物が多数あります。その全てが、パフォーマンス最適化のためにシステムのコンポーネントのGNDを最も堅牢に接続する方法は、連続して中断していないGNDプレーンである、と述べています。切断や溝で途切れない限り、それがPCBにある最も低いインダクタンスおよび抵抗の構造です。

下記の参考文献8は、A/D変換器の交流GNDと直流GNDの取り扱い方の解説です。この文献は、アナログデバイスのチーフ技術者によって編集され、2つの異なるGNDが問題を解決せず、むしろ問題を引き起こすという明快な状況を提示しました。

GNDプレーンを切断しないこと

 

PDS設計ツール

PDSの設計にかかわる問題に対処すべく調整された設計ツールが数多くあります。それらのツールは、2次元でPCBのコンデンサーおよびプレーンを全てモデリングするExcelスプレッドシートベースのツールから、PCB全体および全ての負荷をモデリングする非常に複雑なツールまで、多岐にわたります。このようなツールにより、設計者は実際のスイッチングイベントをシミュレーションし、回路をスイッチオン/オフしたときにどのようなリップルと電圧降下の特性があるかを確認できるようになります。

コンポーネント製造業者によっては、顧客がPDS設計に使用できるようツールを公開しています。Alteraもその1つであり、ツールを公開してwebサイトから無料でダウンロードできるようにしています。そのツールはAltera PDN_Tool V10です。筆者もこのツールを使用して数多くの設計を行い、よい結果を得ています。

 

概要

最も広く並列的なデータバスおよびアドレスバスの異なるペアへの変換、および何十億ものトランジスタを含むICを製造する能力とともに、PCB設計の課題は、狭い領域にシグナルインテグリティーや電源システムの設計を懸念し過ぎることなく何千ものワイヤを配線することから次第にシフトし、材料の信号品質への影響や、PCBスタックアップの電源供給やEMIへの影響を考慮する必要性へと変わってきました。    

多くの場合、いまや全ての信号の配線よりも電源供給のほうがより難しい問題になっています。これは、多数の異なる電圧を限られた数のレイヤーに適合する、つまり複雑なシーケンシングが必要で低い動作電圧においても電流が非常に高くなることがある、という事実のためです。幸いにも、優れたツールと手法が開発されており、設計者は初めてでも設計を適切に行えるようサポートされています。

 

参考文献

1. Power Bus Decoupling on Multilayer Printed Circuit Boards: IEEE Transactions on Electromagnetic Compatibility Vol. 37 NO 2、1995年5月
2. Power Distribution System Design Methodology and Capacitor Selection for Modern CMOS Technology: Smith他著、Sun Microsystems、1999年
3. PWB Power Structures: Theory and Design: Hubing、Todd他著、University of Missouri、Rolla、1999年11月
4. Power Distribution Network Design Methodologies: Istvan Novak著、 IEC Publications、2008年
5. On Die Capacitance Measurements in the Frequency and Time Domains: Smith & Larry著、DesignCon、2011年
6. PDN Currents: Smith & Larry著、SI Reflectorで公開。Speeding Edgeから閲覧可能
7. Principles of Power Integrity and PDB Design Simplified: Smith、Larry & Bogatin、Eric著、Prentice Hall、2017年8. Grounding A/D Converters: James Bryant著、Analog Devices、EDN 42ページ、2006年3月

 

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