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細心の配慮が必要な基板の領域 Whitepapers 細心の配慮が必要な基板の領域 はじめに 現在、FPGAやマイクロプロセッサーなどの高度で多岐にわたるさまざまな半導体デバイスの格納には、一般的にボールグリッドアレイ(BGA)のデバイスパッケージが利用されています。チップ製造の技術的な進歩に足並みを揃えるため、埋め込み型設計向けのBGAパッケージはこの何年かで大きく進展しました。このパッケージは、標準的なBGAとマイクロBGAに分類できます。現在の技術では出口配線が原因となり、複数のI/O可用性に対する要求によって、経験の豊富なPCB設計者にさえ多くの課題がもたらされています。 そのなかでも、製造の失敗といった問題を引き起こすことのない適切な出口配線を確保しなければなりません。パッドやビアのサイズ、I/Oピンの数、BGAのファンアウトに必要なレイヤーの数、トレース幅のスペースなど、適切なファンアウト配線を行うには、いくつかの応用が必要になります。ま た、基板のレイヤー数をいくつにするかという問題もありますが、これは簡単に決められるものではありません。レイヤーの数が増えると、製品の全体 的なコストも上がります。一方で、発生したノイズを抑制するために、レイヤーを追加しなければならないこともあります。 作業領域 設計のトレースとスペース幅、ビアのサイズ、1つのチャンネルのトレース量が確定しないと、必要なレイヤー数は決定できません。I/Oピンを最小限 にするための最良の方法は、レイヤーの数を減らすことです。一般的には、デバイスの最初の2つの外層にはビアが必要ないものの、内層の下には ビアを配線しなければなりません。多くの設計者は、これを「ドッグボーン」と呼びます。これは、ビアが反対側の端にある場合のBGAパッドからの短いトレースを指します。ドッグボーンがファンアウトすると、デバイスが4つのセクションに分離されます。これはデバイスの縁をオーバーするエスケープ配 線となり、その他の内層のパッドに別のレイヤーからアクセスできるようになります。このプロセスは、パッドが完全にファンアウトするまで続行されます。 スナップグリッドの場合、配線は必ずしも一貫しません。そのよい例は、トレース幅を縮小するネックダウンが必要なときです。この場合、適切なスナップグリッドを確保するために、変更や設定を何度も繰り返さなければならない面倒な事態になることがあります。ただし、グリッド内にグリッドを挿入 し、スナップグリッドの感度をより適切な設定に自動的に変更できれば、単調なプロセスを繰り返す負担を軽減できます。もうひとつの例は、円形コンポーネントの配置です。高度なスナップ管理システムではPolarグリッドが役立ちます。これは特にコンポーネントの配置で円形基板を設計する際に極めて有用です。 (※続きはPDFをダウンロードしてください) 今すぐ Altium Designerの無償評価版をリクエストして、世界最高のPCB設計ソリューションをお試しください！
10 Symptoms of a Bad PDN Whitepapers 問題のあるPDNにおける10項目の兆候 パワーインテグリティとは 「DCパワーインテグリティー」という言葉をそのまま受け取ると、ごく単純なトピックのように思われます。実際は、プリント基板上の各コンポーネントに、必要に応じて必要な電力(電流および電圧)を確実に供給する必要があるだけです。しかし、それはほんの表面的なことです。新たな現実はもう少し複雑です。ピッチの細かいデバイスパッケージを扱う仕事を始めると、前述のデバイスの製造上の制約や電力要件が、ほとんど容認されないものです。全ての電源ピンに必要な電流を得ることが難しいばかりでなく、複数の電源電圧を扱うことになります。つまり、レイヤー数の多いPCBが必要である場合以外は、さまざまなスプリットプレーンを通じてデバイスへの電力を得る必要があります。そしてそこにトラブルが発生するのです。 適切な電源分配ネットワーク(PDN)を計画し、設計する必要があります。多くの設計者にとって、PDNはPCB設計プロセスにおいて異質でやっ かいな部分です。実際のPDN構築はかなり要求が厳しく、特殊なトレーニングや経験を要する可能性があるため、まさにそのように言えます。一方で、電源分配ネットワークのパフォーマンスの最適化はそれほど複雑ではありません。実際、PDNの最適化の基本目標は、各負荷に対して十分な電流および電圧を供給して動作要件を満たすという、PCB設計プロセスと同じくらい単純なものである可能性があります。各電源と対応する負荷の間に十分な金属を確保することは、PDNのパフォーマンスに関してPCBで最も重要な点です。 今やパワーインテグリティは目新しい問題ではありません。実際のところ長らくよく耳にする話題でしたが、真剣な問題として取り上げられるようになったのはここ数年のことです。主な原因は、基板がますます小型化していることです。ウェアラブルがよい例です。スマートウォッチは、ワイヤレス接続、 バッテリー、画面の全てが小さなパッケージに組み込まれた小型コンピューターを手首に装着するものです。これは信じられないことです！ますます小型化する製品を探求することで、電源の電圧許容差がより厳しくなる一方、より大きな電流が流れるコンポーネントの密度は高くなりま す。そして、全ての操作段階でそれらのコンポーネントに適切な電力を供給できる必要があります。 何が問題か パワーインテグリティの問題は単純で、コンポーネントが必要に応じて必要な電力を得ることができない状況になることです。この問題を解決する ことが本当にそれほど難しいのでしょうか？銅箔やビアを追加すれば解決します。ただしビアや銅箔の追加は問題解決には役立つかもしれませんが、いつでもできるわけではありません。 銅箔に関して言えば、温度であれ電圧であれ発生する可能性のある問題に対処するため、基板へ銅箔をできるだけ大量に塗布したいと思うかもしれませんが、そのような時代は終わりました。サーバーの設計ですら非常に高密度になり、基板面積は、過度に保守的な設計慣習によって無駄使いできない貴重な要素になっています。電源供給用の金属は全て「不可欠」であり、レイヤーを追加したり基板サイズを大きくする余裕はありません。これは、今日特にIoTやウェアラブルに当てはまり、従うべきフォームファクターになっています。 (※続きはPDFをダウンロードしてください) 今すぐAltium Designerの拡張機能である PDN Analyzer の無償評価版をリクエストして、世界最高のPCB設計ソリューションをお試しください！
USB TYPE-Cによる設計要件の克服 Whitepapers USB TYPE-Cによる設計要件の克服 電子設計において最も回避すべき事態は、電力需要のバランスを間違えることです。電圧が低すぎれば、デバイスは正常に動作しません。電圧が高すぎれば電子回路に異常が発生して煙が発生し、独立記念日の花火のような喧騒が発生します。デバイスがさまざまな状態で動作するとき、状態ごとに必要な電圧が異なる場合、その複雑性は手に負えないものとなります。組み込みセンサーの使用の普及により、継続的なデータ収集が単純になりましたが、データ転送量の増大と消費電力の低減を同時に実現するのは困難です。誰でも使用できる複合ソリューションがあれば、素晴らしいと思いませんか? データ伝送 多くの場合に、より強力なシステムで共有データの解析を行うためにデータを伝送する必要があり、そして多くの場合はワイヤレス テクノロジーが使用されます。携帯電話は、デバイス間にわたって共有されるデータの動向を示す試作の例となりました。携帯電話は、スマートウォッチ、ヘッドフォン、照明システムなど接続されているアクセサリーのためにデータ処理を行う、中核デバイスとして機能します。しかし、ワイヤレス接続や周辺機器のコントロールは、携帯電話の消費電力を大幅に増やす要因となります。 有線のインターフェイスは必要な要求をすべて満たし、ワイヤレスインターフェイスよりも低消費電力です。従来の手法を理解することで、データ伝送用の新しいテクノロジーであるUSB Type-Cの発展の足がかりが築かれました。 USB接続性の歴史 90年代後半まで、データ伝送はほとんど有線接続によって行われてきました。さまざまな用途に適するよう、各種のケーブル規格が進化しましたが、中核のアプリケーションは変化せず、データの伝送、表示、電力供給のままです。Universal Serial Busは、一般にUSBと呼ばれており、安価で多用途な、オープンな分散ソリューションとして、過去20年間にわたって使用されてきました。USB Type-AおよびBは、全世界で利用可能な、最も主要な有線データ伝送ケーブルです。 (※続きはPDFをダウンロードしてください) 今すぐ Altium Designerの無償評価版をリクエストして、世界最高のPCB設計ソリューションをお試しください！
回路図の電気的ルールチェック 回路図の電気的ルールチェック はじめに このホワイトペーパーは、PCB設計のプロセスにおいてあまりに重要視されていない機能について解説するものであり、最初から適切な方法で設計を進めるための情報が提供されています。多くの設計者や企業はPCBのレイアウトを正しく設計することに取り組んでおり、最近では周辺の機械に関する状況をリアルタイムでチェックしています。 しかし、既に回路図にエラーが含まれる場合は、どうでしょう？通常、人による設計のレビューが行われますが、設計の複雑さが増し納期が短くなる中、ミスが入り込むことが、ますます普通になっています。プロ向けのPCB設計ツールのエレクトロニックルールチェック(ERC)機能は、回路図のミスを見つけ取り除くのに役立ちます。いくつかの基本ルール、および設計の基となる「文法」をチェックします。 ERC(電気的ルールチェック)はなぜ有効なのか この質問に答えるのは非常に簡単です。つまり、設計を対象としたチェックを行うルールを設定するだけで問題が特定され、設計の早い段階でそうした問題を修正できるようになります。そのうえ、ERCの設定と実行にはわずかな時間しかかかりません。実のところ、手動でチェックを行う時間のほんの何分の1かで完了します。そのため、再チェックではなく設計に時間を使えるようになります。 ERCの活用方法の1つは、どの要素がどのように接続を許可されるのかを定義する接続マトリクスと回路図設計の全体的な「文法」という2つの領域で、チェックを分割して実行することです(※図1を参照)。 「文法」領域では、バス、コンポーネント、ドキュメント、ハーネス、ネット、パラメーターなどの使用に関する、さまざま設定をカバーします。 回路図の「文法」 「文法」の違反の例としてはフローティングネットラベルが挙げられきます。ただし、こうした問題は必ずしも明白であるわけではありません。特にインポートされた設計ではこの傾向が顕著になります。 (※続きはPDFをダウンロードしてください) 今すぐ Altium Designerの無償評価版をリクエストして、世界最高のPCB設計ソリューションをお試しください！
デザインリリースの管理と設計意図の伝達 Whitepapers デザインリリースの管理と設計意図の伝達 最近の技術的進歩の多くが通信分野にあったことは、疑うまでもありません。インターネット、携帯電話、衛星通信、Facebookなどはすべて、より簡単に情報伝達やコラボレーションを行えるようにするためのものです。ところが、このような技術が手中にあるにもかかわらず多くの企業はECAD データリリースの伝達に苦労しています。コラボレーションの相手が社内の仲間や他の部署であるか、外部ベンダーであるかにかかわらず、設計の意図、変更、リリースの情報伝達にはやはり難しい点があります。 プロセスを管理する適切なプラットフォームがないと、設計の意図や状態をすべての関係者に知らせたり、コラボレーションしたり、フィードバック情報を要求したり、プロジェクトがライフサイクルのどの段階にあるのかを把握するのが困難です。現状では残念なことに、設計見直し会議を何度も開いたり、常にやり直しに迫られたり、プロジェクトが遅れたり、市場投入が間に合わなかったり、予算を超過したり、さらに悪い場合には現場で故障が発生し、製品のリコールなどという悪いニュースに発展する可能性もあります。 リリースプロセスが管理されていない場合の問題点 周知のとおり、製品の設計では、関与する多くの分野の部署すべてがプロジェクト全体を通じて同時並行的に作業する必要があります。設計のリリース前には、多くの場合、バージョン管理により設計の増分的な変更を取り込むことでプロジェクトのECADの部分が速く進むことがあります。通常、このような変更が行われる理由としては、設計範囲がまだ固定されていない、要件が変更された、あるいは場合によっては単に実際の設計仕 様を満たすために変更が必要である、などが考えられます。残念なことに、この段階のECADデータは常に変化するため、その時点でのライフサイクル情報が他の関係者に正しく伝達されません。全員が正しいデータに基づいて作業できるようにしてプロジェクトを成功させるためには、あるバージョンがWIP(Work in Progress: 作業中)であるか、承認段階であるか、製造部門にリリース済みであるかを把握することが不可欠です。そのうえで、正しいユーザーが、正しい場所から、正しい方法で、正しいデータにアクセスできるようにしなければなりません。このような処理をまだ手動で行っているようなシステムでは、いつかはプロセスを管理できなくなって失敗に終わり、次のような結果を招くことになります。 ECADのバージョンとリリースのデータが適切に管理されていない 間違ったバージョンの設計を製造部門に送ってしまうリスクが高い 期限切れの部品を使用してしまうリスクが高い 設計のリリース準備ができてから実際にリリースされるまでの時間の無駄が発生する 人が走り回って承認署名を得るため時間がかかる 標準化された設計プロセスの実施が困難である Aberdeen-Groupなどの業界調査によると、データの一貫性がないことによる問題の多くは、ECADの管理と自動プラットフォームが適切に配備 されていない低機能な情報伝達システムに起因しています。このようにECADデータのリリースを人手により伝達するような固定化されたプロセスでは、エンジニアが設計意図を確認するのに時間が掛かり設計サイクル全体が長くなってしまいます。特にエンジニアリングチームがグローバルに分散し ている場合は、情報が失われることも多く、プロセスがオフラインで行われるためデータの追跡管理や制御を行えません。リリースシステムに透明性が無いと、ECADデータをリリースする際に想定されたグループに設計意図が確実に伝達されず、十分な情報に基づく決定が行えなくなります。(※続きはPDFをダウンロードしてください) 今すぐ Altium
最新のPCBレイアウトの課題の解決方法 Whitepapers 最新のPCBレイアウトの課題の解決方法 はじめに 「ママ、子供たちを小さくしちゃったよ」、「世界って小さいんだね」。ディズニーファンにはおなじみのフレーズです。しかし、これらのフレーズを使って、プリント基板(PCB)設計の継続的な小型化を同様に簡単に表現できます(図1)。以下の統計を考えてください。 過去10年間で平方インチ当たりのピン数が3倍になった一方で、基板面積は比較的一定に維持されました。 15年間で、部品1個当たりの平均ピン数が4 ～ 5分の1に減った一方で、平均部品点数が4倍になりました。 設計のピン数は3倍になり、ピン間の接続数は倍増しました。 その結果、部品と最終製品が小さくなるにつれて、PCBレイアウトはより高密度かつ複雑になりました。PCBの小型化と複雑性がともに高まることで、全ての部品を調和させ確実に動作させる責任があるPCB設計者は複数の課題に直面しています。ある調査では、エレクトロニクス企業の53%が、最も競争力のある製品を低コストでより迅速に市場に投入しようとする際にPCBの複雑性が増大することが主な課題であると回答しま した。PCBレイアウトの最も一般的な課題の一部を以下に示します。 多ピンボールグリッドアレイ(BGA)の配線 小さく不規則な形状の製品に適合するフレキシブルPCBの設計 層数を増加させることなくPCBレイアウト密度を高めること 複雑な多層PCB設計における電圧降下の回避 効果的なECAD-MCAD統合と製造業者とのよりよいコミュニケーションの確保 高密度で複雑なPCB上に十分なテストポイントを備えること これらの課題は全て、最先端の統合PCBレイアウトソフトウェアによって軽減できます。 BGAの配線の課題を解決 BGAは、多ピン超高密度のPCBと集積回路(IC)のパッケージ化のための一般的な手法です。PCB設計者がBGAを選択するのは、小型化および機能要件を満たすのに必要な柔軟性を備えていながら、コスト効率を高めることができるためです。問題は、ピン数が増えピッチが細かくなるにしたがって、「BGAブレークアウト」(BGAの配線)がさらに難しくなるということです。非効率的な配線は層数を増加させ、ひいてはコストを押し上 げ、シグナルインテグリティの問題、層間剥離、ビアのアスペクト比の問題を発生させる場合があります。(※続きはPDFをダウンロードしてください) 今すぐ