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高速PCB設計:どれほど速いのか? 高速PCB設計:一体どれほど速いのか? 以前のブログで何度か指摘されているように、現在、「高速PCB」は私たちの業界でほぼ至る所に存在しています。そして、引用されているように、エンド製品や実装に関係なく、IC技術が組み込まれているという事実により、すべてのPCBは高速であると常に言われています。数年前、重要なのはコンポーネントのエッジレート、より具体的には、コンポーネントのエッジとボード間の相互接続であると言い始めました。実際、それが私たちのビジネス名であるSpeeding Edgeに至った経緯です。これは、「bleeding edge」と「高速エッジレート」という用語の混成語であり、PCB上のコンポーネント相互接続によって示されます。 「高速」という用語の進化とそれが年々どのように変化してきたかを再考する価値があります。この記事では、高速PCBの歴史、PCBデバイスを高速と言うときに何を本当に意味するのか、そして高速PCB設計プロセスに不適切に適用されるいくつかの経験則について議論します。高速設計原則に関する情報の貴重なリソースも議論されます。 高速PCBの誕生と進化 高速PCBは実はかなり昔から存在しており、IBMやCrayといった企業が設計・製造したメインフレームコンピュータに遡ります。しかし、それはPCB業界の他の部分と比べるとかなり孤立したニッチでした。世界の残りの部分にとって、高速が問題となったのは80年代初頭にTTLが十分に速くなり、パスが長くなった時です。そして、それが信号整合性に関して高速を定義する方法です。信号パスが立ち上がり時間に対して相対的に長い場合、PCBは高速であるとされ、信号が開放端で反射して問題を引き起こす可能性がある場合、パスは長くなります。 正確な数学の観点から言えば、立ち上がり時間がナノ秒である場合、3インチ(約7.5 cm)以上のすべてのパスが反射のために失敗する可能性があります。注:3インチ=7.5 cm、6インチ=15 cmです。立ち上がり時間を長さに変換するには、パスの速度を見つけ出します。PCBでは、これは大体ナノ秒あたり6インチに相当します。これが出発点です。そして、それがどれだけ頻繁に発生するか、またはクロックレートが何であるかは、判断に影響しません。 スピーディングエッジの社長兼創設者であるリー・リッチーは、「電源を入れたときにリセットラインで設計が失敗することを見たことがあります。これは電源を入れたときに起こります。人々はそれが頻繁に起こらなかったので、これを非重要と判断するかもしれません。世界はクロック周波数に基づいて速く判断する習慣があり、そこで問題にぶつかります。」 例として、数年前に失敗したパルスオキシメーターのトラブルシューティングを行いました。その製品を設計した会社は、1MHzのクロックを持っていたため製品が「遅い」と判断しました。しかし、設計のメモリ部分が350ピコ秒の立ち上がり時間を持っていたため、動作しませんでした。 では、現在はどうでしょうか?最後に見たMicron Technologyのメモリコンポーネントのデータによると、遅いエッジは100ピコ秒、標準エッジは50ピコ秒でした。速いエッジは指定されていませんでした。ナノ秒から始めると、遅いエッジはそれの1/10であり、これは遅いエッジの場合、3/10インチの長さのパスが反射による失敗を示すことができることを意味します。このシナリオでは、クロック周波数に関係なく、速くない製品はありません。 製品設計者は今日でも、最終製品の実装が「高速」ではないからといって、デフォルトで製品が高速でないと仮定すると問題に直面します。そして、人々が間違いを犯しがちな5つの領域があります。これらには次のようなものが含まれます: 信号整合性のルールに従わない。これには、インピーダンスを制御しない、適切な終端を使用しない、アプリケーションノートを設計ガイドとして利用することが含まれます。設計が失敗した言い訳の多くは、「アプリケーションノートに従ったが、製品が動作しない」と始まります。(多くのアプリケーションノートには有効な信号整合性のアドバイスが含まれていません。) 技術的なルールを理解していない人々から来る多くの技術製品のアイデア。過去30年間で、信号整合性の訓練を受けていないコンピュータサイエンスのエンジニアから始まる多くの製品アイデアがありました。 経験則を一握り掴んで、物事の実際の動作を理解せずに設計プロセスに適用する。 そして、以前のいくつかの記事で指摘されたように、高速設計において、今日最大かつ最も重要な課題は、適切に機能するPDSを設計することです。 悪いルール
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