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Altium Designer - 回路・基板設計ソフトウェア

簡単、効果的、最新： Altium Designerは、世界中の設計者に支持されている回路・基板設計ソフトウェアです。 Altium DesignerがどのようにPCB設計業界に革命をもたらし、設計者がアイデアから実際の製品を作り上げているか、リソースで詳細をご覧ください。

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差動ペアのインピーダンス: PCB設計のための演算器の使用 差動ペアのインピーダンス：PCB設計のための演算器の使用 1 min Blog 私は高校でさまざまなコンピューターの授業を受け、なぜイーサネットケーブルの導体が互いにねじれているのか常に疑問に思っていました。これが、信号が互いに干渉することなく目的地に到達することを保証する単純な設計方法であることを、私はほとんど知りませんでした。往々にして、複雑な問題に対する最善の解決策は、実のところ最も単純なものです。 導体の差動配線は、イーサネットケーブルに限らず、PCBにおける主要なトポロジーの1つです。回路基板の設計者は、多くの場合、差動トレースではなくシングルエンドトレースの観点から伝送線路のインピーダンスを論じます。 一部の設計者は、差動ペアの各配線を固有のシングルエンドトレースとして扱う傾向があります。これにより、各配線間に存在する自然な結合が無視され、差動ペアのインピーダンスとシングルエンドのインピーダンスは大きく異なることになります。 伝送線路は本当にあるのか? トレースが伝送線路として動作するかどうかは、特定のトレースでの伝送遅延に依存します。デジタル信号の立ち上がり時間、つまりアナログ信号の発振周期の4分の1が、トレースに沿った往復の伝送遅延の2倍未満である場合は、トレースを伝送線路として扱う必要があります。 より保守的な業界標準のルールは、トレースの伝送遅延が、立ち上がり時間または発振周期によって定義される、臨界往復伝送遅延の10%を超える場合に、トレースを伝送線路として扱うというものです。疑わしい場合は、信号反射による問題を防ぐために、インピーダンスを一致させた方が安全です。 差動 vs シングルエンドインピーダンス 高速/高周波PCBでのインピーダンスの不整合は、信号を乱す可能性があります。信号の共振によるリンギングなどの問題は、シングルエンドの配線にインピーダンスの顕著な不整合がある場合に発生します。通常、低周波信号ではインピーダンス整合は不要です。ただし、トレースとその上流、および下流のコンポーネントの間の不整合が大きい場合は例外です。高速および高周波のPCBでは、インピーダンスは常に一致する必要があります。 シングルエンドトレースのインピーダンスは、通常、伝搬信号が含まれているかどうかにかかわらず、隣接するトレースを無視して計算されます。差動ペアでは、隣接するトレースが信号トレースとして逆方向にリターン電流を伝搬すると仮定すると、一方のラインの信号は誘導によって他方のラインに結合されます。またこれらのラインは、基板誘電体に起因する 寄生容量をライン間に持ちます。 PCBの差動ペアの配線とビア クロストークがコントロールされるほか、差動トレース間の結合によって、実際には各トレースのインピーダンスが低下します。設計者は、単純なシングルエンドトレースのインピーダンス演算器を使用して差動トレースのインピーダンスを計算すべきではないことに注意する必要があります。 デジタル信号の場合は、差動インピーダンスを計算する際に信号の周波数帯も考慮する必要があります。数学的に理解するため、デジタル信号の周波数内容は、アナログ周波数の合計として表すことができます。これは、デジタル信号を伝送する差動ペアでの結合は、デジタル信号の周波数帯全体に大きく依存することを意味します。 デジタル信号の強度の大部分は、折点周波数より低い周波数に集中しており、立ち上がり時間の逆数の約3分の1に等しくなります。動作周波数と折点周波数の間のすべての周波数が、インピーダンスの決定要因になります。 差動インピーダンス演算器 ストリップラインとマイクロストリップの差動ペアは、基層の存在によりインピーダンス値が異なります。対称、および非対称のストリップラインや、埋め込みマイクロストリップも、表面マイクロストリップとはインピーダンス値が異なります。 基層の絶縁体および形状により、配線の有効比誘電率が変更され、配線が伝送線路として機能するかどうかを決定する臨界遅延時間も変更されます。 多くの差動インピーダンス演算器を使用する場合は、トレースの有効比誘電率を事前に知っておく必要があります。これには、特定のジオメトリに合わせて調整された別の計算機能が必要です。 記事を読む
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基準を満たす：IPC 6012 クラス3 ビアサイズとアニュラーリング 基準を満たす：IPC 6012 クラス3 ビアサイズとアニュラーリング 1 min Thought Leadership 上の画像のPCBレイアウト、特にシルクスクリーンを突き抜けるビアとドリルホールを見てください。これらのビアのいくつかが中心からずれていることがはっきりとわかります。つまり、これらのビアを作成したドリルの打ち込みが受け側のランドの真ん中ではなかったということです。これにより、アニュラーリングが残され、これは特定のIPC製品クラスでは欠陥とみなされるかもしれません。リジッドボードのIPC基準において、異なるタイプのボード（HDI、フレックスなど）で欠陥とみなされる可能性のあるいくつかの製造特性があります。アニュラーリングは、欠陥とみなされる可能性のある多くの構造特性のうちの一つに過ぎません。 デザイナーはしばしば、残されたアニュラーリングとパッドサイズを混同しますが、私もその一人です。しかし、両者は関連しています。デザイナーは、製造中に残されるアニュラーリングが十分に大きくなるように、表面層に十分に大きなパッドサイズを配置する必要があります。アニュラーリングが十分に大きければ、ドリルの打ち込みは欠陥とはみなされず、ボードは検査に合格するでしょう。 IPC-2221規格では、クラス1から3の製品に対して、環状リングが一律に適用されます。新しいIPC-6012規格では、クラス3製品を除くすべての製品でブレイクアウトが許可されています。この記事では、高信頼性リジッドPCBの標準製造要件であるIPC-6012クラス3の環状リングの制限について説明します。 IPC-6012クラス3環状リングサイズ IPC規格は、デバイスの信頼性レベルに基づいて3つの 製品分類（クラス1、クラス2、クラス3）を定義しています。これらのクラスごとに、PCBの製造、清掃、検査に関するガイドラインの性能と資格要件がそれぞれ定められています。コンポーネントの配置、ビアホールのめっき、残留汚染物質、トレースサイズ、およびPCBA内のその他の考慮事項などの問題が、これらのクラスの各規格で取り扱われています。 製造後にメッキされたスルーホールビアが受け入れられるためには、各IPクラスで残された環状リングが十分に大きいことを確認する必要があります。したがって、「環状リングのサイズ決め」という作業は、実際にはビアに適切なランドサイズを選ぶことに他なりません。ビアのランドが十分に大きければ、 製造公差をPCBでうまく対応できたことになります。 環状リングの視覚化 下の図は、 PCB製造プロセス中のドリリングで残された環状リングがどのように生じるかを示しています。左の画像はブレイクアウトを示しており、これはIPC-6012基準では許可されていますが、IPC-2221A基準では許可されていません。IPC-6012は、リジッドPCBに使用される主要な適格性基準なので、パッドとビアのサイズを決める際に考慮すべきです。また、クラス3の環状リングの限界は、2つの基準で一貫しています。 環状リングは外層と内層で2つの方法で測定されます： 外層の場合、環状リングは ビア壁のメッキの端からパッドの端まで測定されます。 内層において、環状リングは 穴の端からパッドの端まで測定されます。 これは、2つの値がメッキの厚さによって異なることを意味し、これはクラス1および2の場合は最小0.8ミル、クラス3の場合は1ミルです。ほとんどの製造業者は、製品内の未充填のメッキスルーホールビアを、IPC-6012標準の表3-2に記載されている機械的に穿孔された穴の最小穴壁メッキ要件（クラス3の最小メッキ厚さ1ミル）よりもわずかに厚くメッキします。 最小環状リングサイズ要件 IPC-6012によると、クラス3製品はいくらかの残りの環状リングが必要であり、クラス1およびクラス2製品はいくらかのブレイクアウトを許容します。 製品クラス 記事を読む
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