筆者について

Zachariah Peterson

Zachariah Petersonは、学界と産業界に広範な技術的経歴を持っています。PCB業界で働く前は、ポートランド州立大学で教鞭をとっていました。化学吸着ガスセンサーの研究で物理学修士号、ランダムレーザー理論と安定性に関する研究で応用物理学博士号を取得しました。科学研究の経歴は、ナノ粒子レーザー、電子および光電子半導体デバイス、環境システム、財務分析など多岐に渡っています。彼の研究成果は、いくつかの論文審査のある専門誌や会議議事録に掲載されています。また、さまざまな企業を対象に、PCB設計に関する技術系ブログ記事を何百も書いています。Zachariahは、PCB業界の他の企業と協力し、設計、および研究サービスを提供しています。IEEE Photonics Society、およびアメリカ物理学会の会員でもあります。

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DDR5 PCB設計と信号整合性：設計者が知っておくべきこと

DDR5 PCBレイアウト、ルーティング、およびシグナルインテグリティガイドライン 1 min Blog PCB設計者

PCB設計者

電気技術者

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電気技術者 DDR5規格のリリースが2020年7月に発表されました。これは、提案された規格に従う最初のRAMモジュールの開発が発表されてから約18ヶ月後のことです。この規格では、ピーク速度が5200 MT/秒/ピンを超えることが可能であり（DDR4の3200 MT/秒/ピンと比較して）、JEDECで評価された速度は最大6400 MT/秒/ピン、チャネル帯域幅は最大300 GB/秒まで増加します。この新世代のメモリは、8GB、16GB、32GBの容量で、技術がより商業化されるにつれて、以前の世代よりも需要が上回ると予想されます。より高速な速度、より低い供給電圧、そしてより高いチャネル損失は、DDR5のPCBレイアウトと設計において厳格なマージンと許容誤差を生み出しますが、DDR5チャネルの信号整合性は一般的な信号整合性メトリクスを用いて評価することができます。この分野には取り上げるべきことがたくさんありますが、この記事では、DDR5における信号整合性を確保するための重要なDDR5 PCBレイアウトおよびルーティングガイドライン、およびDDR5チャネルにおける重要な信号整合性メトリクスに焦点を当てます。 DDR5アイダイアグラムとインパルス応答 DDR5チャネルの信号整合性を調べるために使用される重要なシミュレーションには、アイダイアグラムとインパルス応答の2つがあります。アイダイアグラムは、シミュレートすることも、測定することもできますし、終端されたチャネルでのインパルス応答も同様です。どちらもチャネルが単一ビットおよびビットストリームを伝送する能力を測定し、チャネルの解析モデルが因果関係の観点から評価されることを可能にします。以下の表は、これらの測定/シミュレーションから得られる重要な情報をまとめたものです。インパルス応答アイダイアグラム測定内容単一ビット応答ビットストリームへの応答測定から判断できること - チャネル損失 (S21) -

基板統合導波路ルーティング

mmWave PCB用の基板統合導波路ルーティング 1 min Blog mmWave信号の応用はかつては防衛に限られていましたが、現在ではmmWaveシステムがより一般的になっています。自動車レーダー、UAVレーダー、5Gの今後の展開、そして6Gに関する現在の研究のおかげで、mmWave技術が主流になりつつあります。mmWave信号を使ったルーティングは、設計者にルーティングの慣行と相互接続設計を再考させることを強いています。これは、商業的に入手可能なPCB基板上で低損失ルーティングを提供する新しい相互接続構造を設計するために、多くの研究グループや革新的な企業を動機付けています。接地共面導波路（およびその変種）は、マイクロ波周波数で作業するRFエンジニアの間でおそらく最もよく知られている相互接続構造です。基板統合導波路と呼ばれるルーティング構造は、相互接続に沿った電磁場を工学的に扱うのに理想的な代替手段を提供します。 John Coonrodのような人々のおかげで、この技術は他の相互接続設計よりもいくつかの利点を提供するため、RF PCB設計者の間でより人気になる可能性があります。このユニークな導波構造とmmWaveルーティングのためのその利点を見てみましょう。基板統合導波路とは何か？想像してみてください。古いスタイルの金属製長方形の導波管があり、音響または電磁波を反射によって案内します。このシンプルな構造は、二つの平行な銅ストリップの間にPCB上で実装することができます。側壁の銅線は、スルーホールメッキビアから形成され、誘電体で満たされた金属構造を作り出します。このタイプの構造は基板統合導波管と呼ばれます。これらの導波管はPCB上で形成するのが非常に簡単です。以下に示すのは、例の導波管の図です。ここでは、相互接続は効果的に2層を占め、表面層のテーパーマイクロストリップカプラーを使用してこの構造に信号を注入することができます。基板統合導波管構造これらのシステムは、長方形導波管と同様の方法で機能します。それらは、その幾何学によって定義される一連のモードを持っています。数学的には、電磁場の空間分布を記述する固有関数のセットは、典型的な長方形導波管に使用されるものと同じです。各固有関数には特定の波数と波長があり、これらが組み合わされて導波管に沿った場の空間分布を形成し定義します。伝播モードのおおよその波数は（WとHはそれぞれ構造の幅と高さです）：同等の誘電体導波路における伝播波数（近似） nおよびmの項が大きすぎる場合、信号が特定のモードを励起することができません。これは、信号の周波数と構造の形状が、どのモードが励起されるかを決定することを意味します。一般に、所望の信号周波数に合わせて導波路のサイズを調整することで、TE10モードを簡単に励起することができます。他のすべての高次モードは減衰し、構造を通過することはありません。TE10モードの波数は次のとおりです： TE10モードのための伝播波数。設計者は、特定のモードを選択するために、オメガ、a、W、およびdを自由に選択できます。ここで、導波路構造内での閉じ込めを提供する標準要件は、ビア間隔（s）がビア直径（d）の2倍未満であること、および aがビア直径の5倍以上であることです。所望の周波数で他のモードを励起するための同様の条件を導出することができます。これにより、アンテナ、カプラー、アンプ/共振器、または他の受動RFデバイスに必要な電界分布を設計することができます。基板統合導波路の利点基板統合導波管の主な利点は、マイクロストリップ、ストリップライン、接地共面導波管と比較して損失が少ないことです。Kaバンド以下で作業している場合、マイクロストリップとストリップラインは接地共面導波管と同様の損失を提供します。Kaバンドを超え、Vバンド深くまで行くと、接地共面導波管はより少ない損失を提供しますが、挿入損失は依然として-6 dBに達し、40

高速配線のための高度なPCBガイドライン

高速配線のための高度なPCBガイドライン 1 min Thought Leadership これらの高速配線ガイドラインを使用して、高度なPCB用のこの先進的なボードを作成できます新しい設計はますます高速化しており、PCIe 5.0は32 Gb/sに達し、PAM4は信号の整合性と速度を限界まで押し上げています。適切なインターコネクト設計は、高度なデバイスの低ノイズマージン、完璧な電力安定性要件などを考慮し、信号が適切に受信されることを確実にする必要があります。高度なデバイスが低い信号レベルで動作するため、高速配線ガイドラインは、インターコネクト全体でのインピーダンス不連続による信号損失、歪み、反射を防ぐことに焦点を当てています。特に多レベル信号を使用する場合、超高速信号には、ここで提示されたすべての高速設計ガイドラインを真剣に考慮し、実践に移す必要があります。重要な高速配線ガイドライン高速がサブナノ秒領域に達する場合、特に新しいPCIe世代で、高速ネットワーキング機器をサポートするために、どの設計者もいくつかの基本的な高速PCB配線ガイドラインを心に留めておくべきです。新しいデバイスが引き続き速度制限を破るため、アプリケーションを満足させるためにいくつかを選択するのではなく、これらのガイドラインすべてを念頭に置く必要があるでしょう。制御インピーダンスルーティングと電力整合性のためのスタックアップ信号整合性だけでなく、電力整合性にとっても、スタックアップは重要です。同様に、信号帯域が10GHz台にまで拡大する場合、特に多レベル信号方式（例えば、400GネットワーキングのPAM4）を使用する場合、インターコネクトのインピーダンスを制御する必要があります。これは、適切な終端とマッチングを確保するためです。また、リンギング（つまり、過渡応答を臨界的に減衰させる）を最小限に抑えるためにトレースのサイズを適切に設定しながら、インピーダンスを一定に保つ必要があります。これには、入念なスタックアップエンジニアリングとインターコネクト設計が必要です。差動ペアルーティングと長さのマッチング共通モードノイズが信号整合性における主要な問題であるため、制御インピーダンスルーティングの一環として、差動ペアの長さ全体にわたって十分な結合を確保する必要があります。これには、差動ペアの長さに沿った位相マッチングも必要です。可能な限り、結合領域は直接レシーバーに伸び、結合されていない領域はドライバーに限定され、長さがマッチしている必要があります。これにより、共通モードノイズは完全に位相が揃っていると見なされ、レシーバーで完全に抑制されます。適切な基板材料を選択する高速立ち上がり時間が求められる場合、低損失正接とフラットな分散特性を持つ基板材料を見つける必要があります。ここで分散は非常に重要であり、インターコネクトの長さに沿ってインピーダンスと伝搬定数が連続的に変化することを引き起こします。まず、分散は電磁パルス（すなわち、デジタル信号）が伝播するにつれて広がる原因となります。第二に、強い分散の存在下では、信号の立ち上がりエッジで見られるインピーダンスが、立ち下がりエッジで見られるインピーダンスと一致しないため、強い歪みが生じます。関連する帯域幅で誘電率がフラットであることを確認する必要がありますが、これは12 GbpsでのPAM4では簡単に30 GHzに及ぶことがあります。短いトレースとバックドリリング

ヒートシンクからのEMIとその対策方法

コンデンサのヒートシンクからのEMIとその対策方法 1 min Thought Leadership 適切なヒートシンクを選択することで、システムを冷却し、EMIを防ぐことができます. 明らかではないかもしれませんが、また、ほとんどの設計者がチェックするとは思わないかもしれませんが、ヒートシンクはスイッチング要素に接続されている場合、EMIを発生させることがあります。これは電源設計における一般的な問題であり、特にヒートシンクが高電流を引き出し、高周波でスイッチングするコンポーネントと接触する場合に発生します。ヒートシンクからのEMIを減らすには、導電部分と放射部分のバランスを取る必要があり、これを行うためのいくつかの簡単な設計手順があります。ヒートシンクと寄生容量からのEMI ほとんどの設計者が基板上のコンポーネント用にヒートシンクを選択することを考えるとき、彼らはおそらく単にメーカーの推奨に従うだけです。彼らはメーカーが推奨するサイズと同様のヒートシンクを使用するかもしれませんが、熱伝導率が高い材料で作られたものを選ぶかもしれません。設計者の中には、アクティブ冷却対策、例えば冷却ファン、または（極端な場合には）液体冷却や蒸発冷却を選択する人もいます。これらの対策は、特にメーカーが必要なヒートシンクと組み立てガイドラインを提供している場合、標準化されたコンポーネントを使用する際に適切です。 CPUの速度が1 GHzを超えて以来、ヒートシンクからの放射および導電EMIがより目立つようになりましたが、これは電力電子およびコンピュータシステム業界外の多くの設計者には気づかれなかった可能性があります。今日では、一般的にヒートシンクは単に接地されるべきであり、これがEMIの問題を解決するとされています。実際には、これだけでは問題を完全に解決するわけではなく、問題を解決するには寄生容量を管理する必要があります。 EMIの両方のタイプは、スイッチングICと近くのヒートシンクとの間の寄生容量結合によって生じます。スイッチングトランジスタを持つ集積回路の構造を調べると、チップパッケージと任意の熱伝導ペーストやインターフェース材料がキャパシタの絶縁領域を形成しているのがすぐにわかります。この寄生容量がヒートシンクに共通モード電流を誘導する責任があります。 MOSFETに垂直ヒートシンクが接着された例。次に何が起こるかは、ヒートシンクが接地されているかどうかによります。ヒートシンクが接地されていない場合、ヒートシンクとチップは容量結合電流の地面への容易な戻り道がないため、放射されたEMIの源として機能します。電流はヒートシンク内の複数の電磁共鳴を励起し、高電流と強い放射を持つヒートシンク内の一連の領域を作り出します。これは、ヒートシンクが通常デフォルトで接地される理由の一つです。しかし、ヒートシンクに誘導された強い電流が地面に向けて偏向されると、グラウンドリターンパスに応じて、近くの回路で伝導EMIの源を作り出す可能性があります。なぜヒートシンクからの放射または伝導EMIがより頻繁に対処されないのでしょうか？その理由はいくつかあります。通常、ヒートシンクからのEMIが顕著になるのは以下の二つの場合です：スイッチング時の高電流。これは、大きなスイッチングレギュレータで大型トランジスタがスイッチングする電力電子工学における一つの問題です。より短い時間でより高い電圧にスイッチングすると、ヒートシンク内のより大きな変位電流が生成されます。プロセッサの高速スイッチング。より高速に動作するプロセッサは、ヒートシンク内に大きな変位電流を簡単に生成することができます。また、ヒートシンク内の高周波共鳴を容易に励起することもできます。どちらの場合も、高電圧/電流のスイッチング電源を設計する際には、ヒートシンクへの容量結合を考慮する必要があります。他のアプリケーションには、低電圧で動作するデバイスのGPUやCPUのためのVRMが含まれます。ヒートシンクからの伝導および放射EMIのバランス

IoT製品におけるDC-DCコンバーターのEMIを抑制するためのいくつかの技術

IoT製品におけるDC-DCコンバーターのEMIを抑制するためのいくつかの技術 1 min Thought Leadership このリチウムイオンバッテリーは、安定した電力を提供するためにスイッチングレギュレータに接続されている可能性が高いです。さまざまなソースからのIoTデバイスのEMI感受性を抑制することは、新製品が設計通りに動作することを保証する上で重要です。同様に、EMC規制に準拠させたい場合、IoT製品は不要な放射を制限するべきです。次の製品からの放射EMIのさまざまなソースの中で、デバイス自体内のEMIも信号および電力の整合性の問題を防ぐために制御されるべきです。 IoTデバイスの電源は、特にMHzスイッチング周波数で一般的に動作するスイッチングDC-DCコンバーターの場合、放射および伝導EMIの問題のあるソースになり得ます。おそらく、ボードで複数のDC-DCコンバーターを扱うことになるでしょう。これらのコンバーターからのEMIは、ノイズをフィルタリングし受信機を隔離するための重要なステップが実施されていない場合、無線受信機に干渉する可能性があります。レイアウト中にDC-DCコンバーターのEMIを減らし、IoT PCB内の他の敏感な回路を放射および伝導EMIから保護するために取ることができるいくつかの基本的な設計ステップがあります。それはあなたのスタックアップから始まりますほとんどの信号整合性および電力整合性の問題と同様に、DC-DCコンバータのEMI削減は適切なスタックアップ設計から始まります。IoTデバイス用の機能満載のボードは、ルーティング、電源およびグラウンドプレーン、およびボード表面のコンポーネントに十分なスペースを提供するために、最小6層のボードを使用することが多いでしょう。層の数よりも、さまざまな層の配置が重要です。新しい携帯電話は、より大きなバッテリーのための追加のスペースを提供するために、すべてフレックスまたはリジッドフレックスになっています。 DC-DCコンバータ回路が表面層に配置されるため、表面層の直下にグラウンドプレーンを含め、できるだけ大きくする必要があります。これにより、表面層の他の信号に対しても、低ループインダクタンスを持つ適切な参照平面が提供されます。古いDC-DCコンバータのデータシートの中には、出力インダクタの前の出力トレースの周りのグラウンドプレーンの一部を切り取ることを推奨しているものがあります。これは、低いスイッチング周波数を使用し、より高い信号レベルで動作する古いコンバータにとっては問題ないかもしれませんが、新しいIoT/モバイルデバイスのEMIの観点からは良くありません。内部レイヤーでは、十分な面間キャパシタンスを提供するために、電源プレーンをグラウンドプレーンの隣に配置します。この配置は、適切に配置されたデカップリングキャパシタと合わせて、電源バス上のリンギングを減少させるのに役立ちます。これにより、内部レイヤーでのストリップラインルーティングも可能になります。レイヤー配置でのシールディングを活用することに加えて、スタックアップ設計における目標は、 PDNインピーダンスを可能な限り低くすることで、リンギングからのEMIを抑制することです。隔離隔離には、距離とシールディングの2つの形態があります。高電流出力を持つスイッチング電源を接地されたシールディング缶で隔離することは、近くの大きなループインダクタンスを持つデジタル回路で意図しないスイッチングを誘発する放射EMIを防ぐための明白な解決策です。バッテリーで動作し、電力を節約して使用しているIoT製品では、シールディング缶が必要ないかもしれません。あまり強くない伝導ノイズはフィルタリングできます（これは出力キャパシタの一つの用途です）。代わりに、基板内の重要な機能ブロックを、異なるエリア間に接地された銅プールまたはビアフェンスで分離することができます。ビアフェンスは通常、単一の波長（通常はスイッチングレギュレータの膝周波数に対応する周波数）で放射EMIを抑制するために最適化されていることに注意してください。無線受信機との干渉から放射EMIを抑制することが目標である場合、受信回路をコンバータから遠ざけて配置する必要があります。コンバータはいくつかの放射放出を生じるかもしれませんが、これらの放出の強度は、受信機がコンバータから遠く離れた場所にある場合、受信機で低くなります。スマートフォンのPCBでのシールド適切なコンポーネントを選択する DC-DCコンバータ回路のコンポーネントは、EMI抑制を提供する上で重要な役割を果たします。レギュレータのPWM信号の膝周波数よりも高い自己共振周波数（高い）を持つキャパシタを使用する必要があります。これにより、望ましい容量性インピーダンスを供給できるようになります。また、インダクタも磁場をより良く閉じ込めるために、シールドされたタイプを使用するべきです。大手ICメーカーは、小型フォームファクターと手頃なコストで低EMI

SMPS回路設計：どのスイッチング周波数を使用するか？

SMPS回路設計：どのスイッチング周波数を使用するか？ 1 min Thought Leadership ネットワークスイッチの電源供給電力エレクトロニクスおよびスイッチングモード電源（SMPS）の設計者は、高いスイッチング周波数を使用するとシステム内のスイッチング損失が増加する可能性があることを知っておくべきです。しかし、電源とそれに含まれるコンポーネントの小型化を推進する中で、設計者はSMPS回路設計において高いスイッチング周波数を使用することが求められます。これにより、スイッチング損失やノイズがシステム内で深刻な問題となることがあります。ほとんどのエンジニアリングの決定と同様に、適切なスイッチング周波数を選択することは、コンポーネントのサイズを小さくする、損失を減らす、ノイズを取り除くというトレードオフのセットを伴います。これら3つを同時に達成することは難しい、または不可能です。しかし、賢いPCBレイアウトの決定を行うことで、SMPS回路における高周波数とエッジレートの必要性と、ノイズを最小限に抑える必要性とのバランスを取ることができます。 SMPS回路における周波数、損失、ノイズの最適化 SMPSがより小さなコンポーネントで動作するためには、スイッチングPWM信号を高い周波数で動作させる必要があります。出力インダクタ、キャパシタ、およびダイオードは、出力を通じてDC電力を伝達するように設計されており、スイッチングノイズ、入力電圧からの残留リップル（例えば、整流回路からのもの）、および入力に存在する可能性のある任意の不要な高調波をフィルタリングします。言い換えると、出力はある特定の帯域幅内でローパスフィルター（実際には、これはRLCバンドパスフィルターです）のように機能します。このフィルターのロールオフ周波数を定義することができます（スイッチングデジタル信号のニー周波数と混同しないでください）。 PWMスイッチングノイズが出力を通じて伝播するのを防ぐためには、PWMスイッチング周波数は回路のロールオフ周波数よりも大きくなければなりません。SMPS回路でバックまたはブーストトポロジーを使用している場合でも、出力のロールオフ周波数は出力キャパシタンスとインダクタンスに反比例します。言い換えると、十分に高いPWMスイッチング周波数を使用すれば、SMPS回路でより小さなコンポーネントを使用できます。バックブーストSMPS回路図一般的に、SMPS回路におけるPWM信号の切り替え周波数が損失の主要な決定要因であり、それが熱に変換されると考えられています。高い周波数を使用する際のこの問題は正しいですが、周波数だけがMOSFETの損失を決定する唯一のパラメータではありません。実際には、SMPS回路で使用されるパワーMOSFETでは、エッジレートがSMPS回路の発熱損失の重要な決定要因です。回路要素が理想的であるとは限りませんが、適切でない場合にそれらをそう扱いがちです。上記のMOSFETにも同じことが当てはまります。PWM信号が0Vに落ちたとき、MOSFETが完全にオフにならず、エッジレートが遅すぎると導通し続けることがあります。PWM信号のエッジレートを上げると、MOSFETは完全にサイクルされ、OFF状態での導通が少なくなります。これは、実際には切り替え周波数を高い値に設定しても、電力損失を減少させます。高いPWM周波数と速いPWMエッジレートの組み合わせにより、SMPS回路で使用されるコンポーネントを小さくすることができます。電力損失（つまり、熱放散）が低いため、小さなヒートシンクを使用できます。しかし、高周波数のPWM信号は強く放射し、速いエッジレートは回路内で過渡応答を引き起こします。この挙動は、MOSFETパッケージとボードレイアウトレベルでの寄生容量と寄生インダクタンスに完全に関連しています。SMPS回路が寄生インダクタンスが最小限になるようにレイアウトされていることを確認する必要があります。賢いレイアウト選択でSMPSのノイズスパイクを減らす SMPS回路（ダウンストリームPDNを含む）の寄生インダクタンスは、SMPS回路の電圧スパイクの大きさを決定します。寄生容量もSMPS回路の電圧/電流スパイクに寄与しますが、これが支配的になるのはkVレベルで作業している場合です。寄生インダクタンスによるこの特定の電圧スパイクは、SMPSレイアウトの回路ループを占有し、コンポーネントを故障のポイントまでストレスさせる可能性があります。高速なエッジレートを使用すると、SMPS回路に大きな過渡電流が誘導されます。標準厚さのFR4上の比較的短いトレース（数cm）でも、約10nHの寄生インダクタンスがあります。PWM信号の急速な立ち上がりエッジと数アンペアのON電流が、数ボルトのスパイクを誘導することがあります。時間が経つにつれて、これはコンポーネントにストレスを与え、SMPSの故障につながります。高いスイッチング周波数と速いPWMエッジレートを使用すると、このインダクターやこれらのキャパシターよりも小さいコンポーネントを使用できます。この課題を克服することは難しい場合があり、SMPS回路の寄生成分を抽出することが必要です。これらの回路を設計する際の典型的な戦略は、機能を検証するために回路図からシミュレーションを実行し、プロトタイプを作成した後にテストを行うことです。ここで概説されたガイドラインを活用すれば、動作するデバイスを得るために必要なプロトタイピングの回数を減らすことができるでしょう。 Altium Designer^®の設計ツールは、SMPS回路を設計し、製造と組み立てに持ち込むことができる強力なレイアウトを作成するのに理想的です。