DDR5 PCBレイアウト、ルーティング、およびシグナルインテグリティガイドライン

DDR5規格のリリースが2020年7月に発表されました。これは、提案された規格に従う最初のRAMモジュールの開発が発表されてから約18ヶ月後のことです。この規格では、ピーク速度が5200 MT/秒/ピンを超えることが可能であり（DDR4の3200 MT/秒/ピンと比較して）、JEDECで評価された速度は最大6400 MT/秒/ピン、チャネル帯域幅は最大300 GB/秒まで増加します。 この新世代のメモリは、8GB、16GB、32GBの容量で、技術がより商業化されるにつれて、以前の世代よりも需要が上回ると予想されます。

より高速な速度、より低い供給電圧、そしてより高いチャネル損失は、DDR5のPCBレイアウトと設計において厳格なマージンと許容誤差を生み出しますが、DDR5チャネルの信号整合性は一般的な信号整合性メトリクスを用いて評価することができます。この分野には取り上げるべきことがたくさんありますが、この記事では、DDR5における信号整合性を確保するための重要なDDR5 PCBレイアウトおよびルーティングガイドライン、およびDDR5チャネルにおける重要な信号整合性メトリクスに焦点を当てます。

DDR5アイダイアグラムとインパルス応答

DDR5チャネルの信号整合性を調べるために使用される重要なシミュレーションには、アイダイアグラムとインパルス応答の2つがあります。アイダイアグラムは、シミュレートすることも、測定することもできますし、終端されたチャネルでのインパルス応答も同様です。どちらもチャネルが単一ビットおよびビットストリームを伝送する能力を測定し、チャネルの解析モデルが因果関係の観点から評価されることを可能にします。以下の表は、これらの測定/シミュレーションから得られる重要な情報をまとめたものです。

DDR5チャネルの技術仕様について、以前のDDR世代との簡単な比較を含めてもっと知りたい場合は、この記事をご覧ください。

DDR5信号整合性におけるアイダイアグラム

アイダイアグラムから抽出される主な指標は、アイオープニングとビットエラーレート（BER）です。アイオープニングはアイの中心で描かれ、通常、チャネル品質の尺度として使用されます。信号の交差点から直接抽出できる重要な点は、振幅ジッターとタイミングジッターであり、これらはISIや歪みや損失のいくつかの原因を示しています。タイミングジッターと振幅ノイズが高い場合、アイダイアグラムはより閉じます。チャネルの主要な信号整合性指標（損失、誘電体分散、高周波数へのインピーダンスマッチング帯域の拡張）を改善することは、前述の指標の両方を改善し、したがってアイをより完全に開き、ビットエラーレートを低下させるべきです。

• アイダイアグラムについてもっと学ぶ

DDR5信号整合性におけるインパルス応答

インパルス応答は、高速パルスで駆動された際のチャネルの単独応答を考慮します。アイダイアグラムで行うように疑似ランダムビットストリームを評価することも重要ですが、インパルス応答はより基本的です。これは、チャネルが特定のエッジレート（帯域幅）を持つ単一ビットをチャネルを通して受信機にどのように伝送するかについての情報を明らかにします。チャネルのインパルス応答は、チャネルインピーダンス、終端帯域幅と信号帯域幅との比較、チャネル内の総損失、および分散に依存します。DDR5信号は、典型的なシリアルチャネルよりも受信機での反射依存損失により大きな焦点を当てており、これはインパルス応答のエッジレートで見ることができます。

• インパルス応答機能についてもっと学ぶ

提案されたDDR5チャネル設計または抽出されたチャネルモデルに対してインパルス応答シミュレーションを使用する重要な理由は、チャネルの因果関係を評価するためです。チャネルSパラメータから決定されたモデルは、チャネルで非因果応答を生じさせる可能性があり、非因果的なアーティファクトが存在する場合は、チャネルモデルを修正するために何らかの修正（ウィンドウイング）が必要になります。この件については、最近のJason Ellisonの記事でさらに読むことができます。

DDR5チャネル（または他の高速チャネル）でのSI分析プロセスには以下が含まれます：

1. チャネル設計とテスト/シミュレーション
2. シミュレートされた全波形インパルス応答またはSパラメータ測定からのモデル抽出
3. モデル因果関係の検証と修正
4. アイダイアグラムのシミュレーションとテスト
5. チャネル設計の変更
6. チャネルのコンプライアンスが達成されるまで繰り返す

DQライン上のディシジョンフィードバックイコライゼーション（DFE）

DDRアーキテクチャにおける最大の変更点の一つ（私の意見では）は、DDR5バスのDQラインにおけるチャネル損失と分散を克服するためにディシジョンフィードバックイコライゼーション（DFE）を使用することです。デジタル信号の歪みを克服する最も簡単な方法は、減衰信号をハイパスフィルターを通すことです。これが、並列RCフィルターがシンプルなイコライザーとして使用できる理由です。しかし、DDR5では、デジタル信号の帯域幅がはるかに高いため、DFEがより効果的であり、チャネルの受信側に組み込まれています。DFEが使用される理由は、これらのチャネルはシリアルチャネルに比べてかなり短くする必要があるかもしれず、全体的なチャネル損失において反射損失が重要である場合にDFEが効果的であるからです。

DDR5は単端ネットを引き続き含むことになりますが、理想的には以前のDDR世代よりもチャネル長が短い方が良いでしょう。DDR5チャネルの高速度では、反射が支配的な挙動と分散が組み合わさって、トレースが適切に終端されていない場合には、上記のインパルス応答のセクションで示されているように、大きなインターシンボル干渉（ISI）を引き起こします。ISIは、分散と反射による形状の歪みに加えて、信号レベルが歪んで見える原因となり、デジタルパルスは受信側の不均等なチャネルで半ガウスパルスのように見え始めます。最終的な結果として、チャネルのアイダイアグラムは、反射が支配的な損失と分散関連の歪みが蓄積するにつれて閉じ始めます。

信号の歪みとISIを克服するために、DRAMアーキテクチャには、いくつかのDDR3およびDDR4コントローラーの場合と同様に、送信側または受信側に等化スキームが組み込まれています。受信側では、ディシジョンフィードバック等化（DFE）または連続時間線形等化（CTLE）を使用でき、送信側ではフィードフォワード等化（FFE）を使用できます。CTLEは反射が支配的なチャネルには理想的ではないため、DDR5は等化方法としてDFEを採用しています。

アイダイアグラム測定。

DDR5 PCBレイアウトガイドライン：信号劣化の低減

DDR5チャネルにおけるノイズの他の発生源は、以前の世代よりもさらに問題となります。特に、高いデータレートと信号帯域幅を実現するために必要な高速化を考えると、その影響は大きいです。これらの設計において優先すべきDDR5 PCBレイアウトガイドラインは主に3つあります。

• 必要な帯域内での反射を抑制するために、高帯域まで対応した正確な終端とインピーダンス制御 が求められます。
• 電力供給もDDR5 PCB設計において重要です。DDR5モジュールには、12Vを受け取り、DIMM ICに1.1Vを出力する電力管理ICが含まれます。これにより、電力整合性がマザーボードからDDR5モジュールレベルへと移行します。
• DDR5チャネル内の減衰のため、より短いパスを選択します。低損失の高速ラミネートが有効であるか、または高帯域でのファイバーウィーブ効果を最小限に抑えるために拡散ガラス織物を使用したラミネートが有益です。

シミュレーションの側では、コンポーネントのIBISモデルを利用するポストレイアウトクロストークシミュレーションツールが、DDR5シグナルチャネルの信号整合性を評価するのに役立ちます。クロストークは、スタックアップと信号線の基準までの距離を考慮した場合に、ライン間隔が適切かどうかを判断するために使用できます。同じシミュレーションツールは、反射の分析にも使用できます。これはDDR5で見られる反射支配型のマルチドロップトポロジーで重要ですが、これはIBISモデルに依存することは少なく、チャネルに注入される信号をモデル化することにより、適切なシミュレーターで数値的に行うことができます。

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