イーサネットリンクにおけるメディア独立インターフェース（MII）の解読

高速ルーティング規格の中でも、Ethernetはさまざまなプロトコルのアルファベットスープを伴っており、Ethernetに不慣れなシステム設計者を困惑させることがあります。チャネル設計における重要な信号整合性メトリクスは比較的明確ですが、これらのプロトコルの他の側面は、最初のスイッチを設計するまで必要ないように思えるかもしれません。

ほとんどの設計者（およびEthernetのレイアウト/ルーティングに関するガイド）は、システム内のMAC層とPHY層の間で100 Mbpsのルーティングに使用されるメディア独立インターフェース（MII）または縮小メディア独立インターフェース（RMII）に焦点を当てています。これは、少数のポートで10/100 Ethernetを実行するほとんどのシステムにとっては問題ありませんが、ギガビット以上のEthernetになると、特にPHYトランシーバ、スイッチ、メディアコンバータ、コントローラ、およびその他のコンポーネントを見始めると、別のアクロニムのグループが現れ始めます。

Ethernetシステムで使用されるさまざまなタイプのインターフェースは、たとえば、高ポート数のシステムでBOMを小型化しようとしている場合に非常に役立ちます。では、システムのさまざまなバージョンのMIIにどのようにアプローチしますか？以下のさまざまなプロトコルの簡単な要約が、Ethernetに依存するネットワーキングシステムのシステムレベルの設計に慣れるのに役立つことを願っています。

メディア独立インターフェースのバリアント

標準のMII仕様は、100 Mbps以上で動作する他のMIIバリアントプロトコルの基礎となっています。一般的なガイドラインについては、別のAltiumの記事や私の最近のSignal Integrity Journalの記事で見つけることができますが、MIIとそのバリアント仕様に関する基本情報を簡単にまとめます。

MIIはもともと、ICのMACブロックを100 Mbps（25 MHzのクロックで4ビットのRx/Txデータパス）のPHYトランシーバーに接続するために設計されました。MII仕様はIEEE 802.3 Ethernetワーキンググループによって定義されており（具体的には802.3u標準の下で）、さまざまなメディア（例えば、銅またはファイバー）との接続を目的としています。この仕様の目標は、単一のMACと外部PHYを使用して、さまざまなメディアとのインターフェースを可能にすることです。この中心的な考え方が、他のすべてのMIIバリアントの基礎となっています。

ここに挙げた仕様に加えて、これらのインターフェースにはいくつかの共通の特徴があります：

• 差動信号：すべての信号は共通モードノイズの拒絶を保証するために差動信号です。
• クロッキング：イーサネットのMII標準は、さまざまなエンコーディングを持つ埋め込みクロックを使用します。
• スキュー：シリアライズされたバリアントを使用していない限り、データは並列で実行され、ネットクラス全体で長さが一致している必要があります。差動ペアを扱っているので、これらも長さを一致させる必要があります。
• 制御インピーダンス：これらのラインは制御インピーダンスを持つ必要がありますが、異なる推奨事項に注意してください。IEEEのMIIルーティング標準は、68オームの単終端/100オームの差動インピーダンスを指定していますが、一部のICメーカーは50オームの単終端+約30オームの直列終端を推奨します。

これが、イーサネットリンクを設計する際のMIIバリアント間の類似点のおおよその終わりです。バリアントは、信号数、総データレート、クロックレート、バス幅、データニブルサイズで異なります。異なるロジックレベルで動作することもあります。互換性を確保するためにコンポーネントを選択する際には、これに注意してください。現在のバリアントとその仕様は以下の表に示されています：
 

これらの仕様で100 Mbpsでも、MIIルーティングとPHY出力ルーティングがボード上で適切に行われていれば、Ethernetはボード外でもかなり寛容です。ここでのクロックレートは（HSGMIIを除いて）典型的なデジタルコンポーネントにとってはかなり低いですが、高データレートプロトコルでは立ち上がり時間が1 ns未満になることがあります。プロトタイプをテストする際にはこれに注意し、高減衰比プローブ（10倍）を使用し、スコープに十分な帯域幅を与えて信号の挙動を調べるようにしてください。

適切なコンポーネントを選択する

システムを小型化しようとしている場合は、ICメーカーの製品ラインの統合を活用してください。これにより、ボード上のMACからPHYへのルーティング量が減少し、コンポーネント数が減少し、ルーティングが容易になります。コンポーネント数を十分に低くすることができれば、ボードから数層を取り除くことも可能になるかもしれません。これらすべてが、10Gで作業している場合やファイバーを使用している場合でも、BOMコストを下げ、全体的なシステムアーキテクチャをシンプルにするのに役立ちます。

例えば、高ポート数を持つスイッチICの中には、ギガビットMIIバリアント用の統合PHYインターフェースを含むものがあります。高ポート数のスイッチには、ポートの半分ほどをサポートするために外部PHYトランシーバICを使用する必要があるかもしれませんが、これによりルーティングが50％以上削減される可能性があります。その後、SGMIIを使用して外部PHYインターフェースにルーティングできれば、単にGMIIを使用して多数のポートに高データスループットを得る場合と比較して、信号数を大幅に削減できます。これは、高ポート数が必要なL2スイッチのためのいくつかのリファレンスデザインで見られるアプローチのタイプです。

ギガビットイーサネットについてもっと学びたい場合は、Mark Harrisのこのテーマに関する非常に詳細な解説をご覧ください。彼は、全体的なシステム設計（PHY出力や磁気設計、ルーティングを含む）についてより深く掘り下げており、GMII/SGMIIやより高速なギガビットイーサネットのレイアウトとルーティングのトピックについて、誰にでも良い導入を提供しています。

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