次世代エレクトロニクスにおけるパッケージングとコンポーネントサイズの継続的な小型化は、取り扱いがますます困難になり、PCB設計者とPCB製造業者の両方にとって大きな課題を提示しています。
従来の減算エッチングPCB製造プロセスの制約を効果的にナビゲートするためには、PCB設計は高度なPCB製造能力を必要とし、さらに細かい特徴サイズ、より高い層数、複数レベルの積層マイクロビア、および増加した積層サイクルの限界を押し広げる必要があります。このような複雑さで設計するようPCB設計者に迫られると、これらのニーズを満たすことができる製造業者の供給基盤がさらに縮小し、課題がさらに複雑になります。
半加算プロセス(SAP)は、既存のPCB製造プロセスと統合して実装することができ、SWaP-Cカーブを効果的にリセットしつつ信頼性を高める代替手段を提供します。
15ミクロンのトレースとスペースを繰り返し、信頼性高く設計し製造する能力は、以前にはPCB設計者とPCB製造業者には利用できなかった機会を提供します。表面をかすめるだけですが、SAP電子プロセスは次のようなことができます:
これらの利点は、PCB製造施設にSAPを導入するPCB製造業者が探求し、実現しているものです。
以前のブログ投稿では、SAP処理の基礎について、また最近ではプリント基板のスタックアップに関連するトップの質問について詳しく見てきました。また、これらの超高密度機能サイズを使用して設計する際に変わらない「設計ルール」や「設計ガイドライン」についても探求してきました。
このブログ投稿では、BGAエスケープ領域でこれらの超高密度回路トレース幅を利用し、ルーティングフィールドでより広いトレースを使用する可能性の周りの設計空間を探りましょう。利点は回路層の削減であり、懸念事項は50オームのインピーダンスを維持することです。エリック・ボガティンは最近、この利点と懸念を分析したホワイトペーパーを発表しました。
狭いトレースは、幅広の50オームトレースよりも高いインピーダンスを持つことに異論はありません。問題となるのは、インピーダンスの差がそれほど大きくない、または狭く、高インピーダンスのラインがそれほど長くない場合、これが許容可能な解決策になるかどうかです。エリックの論文は、どれほどのインピーダンス差が大きすぎるか、どれほどの長さが長すぎるかという問題に深く潜り込みます。 詳細については掘り下げてもらいますが、結論を要約すると、そうでなければ一様な50オームトレースの相互接続における狭い領域からの信号品質への影響は、反射によるものになります。その反射からの影響は、十分に短ければ許容可能なレベルになります。BGAブレイクアウト領域では、ルーティング領域のトレースの幅の半分ほどの狭いトレースを使用しても、高帯域幅に対して許容可能なリターンロスを達成することが可能です。この条件は、ボード設計の総レイヤー数を減らすことができ、狭いトレースを使用して全体のレイヤー数を減らすことを検討する際の有用な出発点となります。
次のステップは何ですか? テストクーポンの構築と測定が進行中で、これを証明するためです。
エリックとチームは、微細なラインの差動ペア伝送線の設計空間を探索する作業も行っています。公開され次第、リンクをお知らせしますので、お待ちください。
これまでに利用可能だったものよりも、はるかに小さいPCBトレースとスペースを製造業者が生産できるこの新しい能力について、多くの質問が寄せられています。このブログを読んでいる皆さんには、質問を投稿するか、直接私に質問を送っていただきたいと思います。新しい技術には常に学習曲線があり、私たちはチームと協力して、最も切実な質問を特定し、PCBデザイナーの学習曲線を短縮する作業を行っています。
思考プロセスを始めるために:
この技術とその利点を進めるために、あなたの助けが必要です。現時点で、質問があるだけでなく、答えも同じくらいあります。これらすべてに答えるために尽力しています。興味があり、熱心なプリント基板デザイナーのチームを結成して、これらの質問に答える手助けをします。このチームの一員になりたい、または追加の質問がある場合は、ここにコメントするか、直接私に連絡してください!