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設計の問題を手遅れになる前に対処する方法 設計の問題を手遅れになる前に対処する方法 1 min Thought Leadership 製造後の問題に悩まされることがないように、PCBの品質テストを超えてどのような対策を講じていますか？その鍵は分析の自動化にあります。続きを読んでさらに詳しく学びましょう。 “ 現在製造中のボードでPDN Analyzer™を実行し、自分が犯したミスをすでに発見しました。ビアで覆われたフットプリントを持っていて、それらをブラインドビアにするのを忘れていました。その結果、パワープレーンが消費されてしまっていました。製造に入る前にこれらの問題を特定するのに非常に役立つツールであることが証明されています。” RFエンジニア - 政府契約業者 誰もが同じ悪夢を見ます。新しくリリースした製品が、高価なエラーのために現場での対応が必要になったり、何時間もかけて設計した製品がリコールされなければならなくなったりするニュースの悪い側で目覚めることです。 これらの状況は、会社全体に悪影響を及ぼす可能性があります。そして、消費者が声を上げるこの時代には、世界中の人々が見ることができるヘイトフィルドのハッシュタグを着地させるかもしれません。このシナリオを考えると、現場でのエラーの影響を軽減するために何かできることはあるのか、それともそれが運が味方しない時のエンジニアリングの性質なのかと疑問に思います。 現場での災害への伝統的な道 あなたはボードの加速寿命試験の最終結果を受け取ったばかりで、すべてが良好で生産の準備が整っているように見えます。この寿命試験プロセスの背後にある前提はかなり単純です - 生産に相当するプロトタイプが品質テストフェーズを通過すれば、信頼性の高いPCBを持つことになるはずですよね？間違いです。 実際には、PCBが現場でさまざまな条件と使用ケースの下で耐える長期間のストレスをテストすることは不可能です。今日私たちが設計する製品は、主に密度と速度によって駆動される増加したICの消費電力を持っています。そして、この増加した密度と速度のニーズを、電力需要の削減と組み合わせると、電力分配ネットワーク（）は、増加する電流速度でより低い電圧を供給する電圧レールの複雑な迷路になります。 この高電流密度の混合物を投げ合わせると、次のような状況に自分自身を見つけるかもしれません： ピンチポイントからのPCBの剥離と融合。 熱による銅の抵抗の増加が起こり、電圧の低下を引き起こす。 熱の影響により、ますます複雑な電力管理の課題が増加。 増加したボード密度と速度を低消費電力でナビゲートすることは容易な作業ではありません。では、保守的な経験則や限定的なプロトタイプシミュレーションに頼ることなく、ボードに十分な金属を提供したことを確認するためには、どうすればよいのでしょうか？ 生産前ではなく、生産後の変更を理解する 記事を読む
3D STEPモデルを使用してデザインの再設計を減らす 3D STEPモデルを使用してPCBデザインの再設計を減らす 1 min Thought Leadership 機械設計のワークフローを電気設計ツールに統合することは、今日の成功したPCB設計プロセスにおいて必要不可欠な要素となっています。しかし、ECADとMCADの世界の間で不正確な設計データを行き来させることは、設計チームの双方にフラストレーションを感じさせるだけでなく、PCBを最終組み立てに適合させるために必要な設計の回転数を劇的に増加させる可能性もあります。電気設計ツールの3D機能に関わらず、正確なコンポーネントの3Dモデリング情報はこのプロセスの成功にとって重要です。 なぜ3D STEPモデルなのか？ 機械設計のワークフローを電気設計ツールに統合することは、今日の成功したPCB設計プロセスにおいて必要不可欠な要素となっています。しかし、ECADとMCADの世界の間で不正確な設計データを行き来させることは、設計チームの双方にフラストレーションを感じさせるだけでなく、PCBを最終組み立てに適合させるために必要な設計の回転数を劇的に増加させる可能性もあります。電気設計ツールの3D機能に関わらず、正確なコンポーネントの3Dモデリング情報はこのプロセスの成功にとって重要です。 ここでの問題は何ですか？ MCADツールは伝統的にすべての機械データを提供しますが、一部は古い方法であるDXFやIDFファイルを使用してそのデータを交換に依存しています。IDFはコンポーネントボディの単純な押し出しを作成するのに役立つ場合がありますが、IDFファイルの制限のために多くの詳細が見逃されます。STEPモデルの統合は、3次元データのはるかに高いレベルを提供し、それはMCADの世界に渡すことができるだけでなく、直接ECADツールで使用することもできます。 STEPモデルの統合方法はツールセットによって異なる場合があります。モデルをフットプリントに簡単にインポートできるだけでなく、3D環境で視覚的に操作できる能力も重要です。PCBツールと異なる3Dビュー環境との間を切り替える必要があると、このプロセスにさらに障害が加わる可能性があります。 3D環境でのステップモデル 解決策 Altium Designer®のようなネイティブ3D™設計環境で3Dモデルを追加して操作することで、ECADとMCADの世界をできるだけ効率的に統合します。 フットプリントに3D STEPモデルを埋め込むホワイトペーパーを無料でダウンロードして、設計の回転数を減らしながら、初めてボードが正しくフィットすることを確実にする方法を確認してください。 記事を読む
PCB設計における上位6つのDFM問題とDFMの課題 PCB設計における上位6つのDFM問題 1 min Thought Leadership PCBデザイナーとして、さまざまな要件と期待を管理する必要があります。電気的、機能的、および機械的な側面を考慮する必要があります。さらに、PCBレイアウトは、可能な限り最高の品質で、可能な限り低いコストで、タイムリーに生産されなければなりません。そして、これらの要件をすべて通じて、DFM（製造可能性のための設計）も考慮する必要があります。これは PCB設計 プロセスの大きな部分であり、適切に行われない場合、頻繁に問題を引き起こすことがあります。PCBデザインにおける3つのDFMの問題を見てみましょう。 PCBレイアウトにおける一般的なDFMの問題 CADツールに安心を見出すのは簡単ですが、CADツールが簡単に解決できないDFMの問題を作り出すことを許してしまうかもしれません。回路基板がすべての電気的ルールチェックに合格し、電気的に正しい場合でも、製造可能でない場合があります。なぜこのようなことが起こるのでしょうか？PCB設計ツールは、電気的に機能的 かつ大量生産で製造可能な回路基板レイアウトを作成するのに役立つはずではないでしょうか？ PCBのレイアウトが非常に複雑になり、DFM（設計製造統合）の問題を多く隠してしまうことがあります。これらのDFMの問題のいくつかは、組み立て、電気テスト、または製造に問題を引き起こしますが、製造プロセスについてより多くを知っていれば、これらを克服することができます。製造プロセス全般についてもっと学ぶには、 Altium PCB Design Blogのこの記事をご覧ください。設計レビュー中に製造業者が何を探しているかをもっと知りたい場合は、ここにPCBレイアウトで彼らが特定しようとする最も一般的なDFM問題がいくつかあります： 不均一なSMDパッド接続 SMDパッドの誤ったはんだマスク開口部 SMDパッドのオープンビア アシッドトラップ クリアランス 一般的な信頼性標準違反 これらの問題を防ぐためには、PCBレイアウトツールの設計ルールに依存することが重要であり、これにより回路基板を最小限の設計レビュー時間で製造に移行できるようになります。 不均一なSMDパッド接続 小型のSMD部品、例えば0402、0201などは、リフローはんだ付け中のトゥームストーニングを防ぐために均一な接続が必要です。BGAパッドにも同様のことが当てはまり、信頼性の高いはんだ付けを保証するためです。これは、コンポーネントのフットプリントに正しいパッドサイズを配置することによって簡単に実現できます。一般的なコンポーネントには定義されたパッドサイズ（例えば、 記事を読む
レイヤースタックを初めから間違えないようにする方法 レイヤースタックを初めから間違えないようにする方法 1 min Thought Leadership PCBの製造工程で最も犯しやすい間違いの1つは、層の順序の誤りです。 確認しないままにしておくと、全工程が無駄になる場合があります。 PCB実装工程を経た製品は、電気的導通の観点からは機能するかもしれません。電気的に導通していれば、電気的検査にも合格するかもしれません。しかし、 プレーンや信号層の順序と層間の距離を最優先にしている設計では、最終的な実装段階で障害が発生します。この問題を予防するにはどうすればよいでしょうか ? 詳細な方法 正しい順序で積層し、後工程外観検査を行うために必要な情報を製造業者に確実に伝えるには、そうした情報を銅パターンとして直接設計に組み込んでおく必要があります。これらのパターンを設計に含め、最終的な実装の検査のための機構を提供するのは PCB設計者の責任です。該当するのは、以下の機能です。 他の全てのレイヤーと関連付けて定義された番号割付方針によりレイヤーを正確に識別する。 レイヤーの順序を目視で簡単に検査できるよう積層ストライプを追加する。 エッチング後の銅の厚さと幅を簡単に確認できるテストトレースを提供する。 製造データ内に適切な銅パターンを設計しておけば、積層順序を間違える心配はほとんどなくなります。早い段階で詳細情報を提供することで、問題を回避し、コストと時間を削減して、製造プロセスを効率化できます。 レイヤースタックを初めから間違えないために必要な機能を追加する方法に関心がありますか? レイヤースタックを間違えないようにする方法についての無料のホワイトペーパーをダウンロードしてください。 記事を読む
高速設計プロセスにおけるシグナルインテグリティ分析の採用方法 高速設計プロセスにおけるシグナルインテグリティ分析の採用方法 1 min Thought Leadership 設計が複雑になるにつれて、信号整合性の問題のリスクが高まります。設計プロセスに信号整合性シミュレーションを採用することで、リスクを軽減し、リソースを保護することができます。さらに詳しく読んでみましょう。 現実の信号の動作は、大学で教えられる理論的な応用とはしばしば大きく異なり、その結果、理論から実践への移行は予測不可能な結果につながることがよくあります。信号は損失、クロストーク効果、反射、スキン効果など、さまざまな方法で乱される可能性があります。これらの信号の乱れは、しばしば高額な代償を伴う深刻な影響を引き起こす可能性がありますが、そもそもこれらの問題をどのように回避できるのでしょうか？ リスクとは何か？ 信号の歪みに関連するリスクと結果は、原因によっていくつかあります。例えば、反射の問題を見てみましょう。信号は送信機から受信機に送られますが、受信機のピンでエネルギーのオーバーフローが観察されることがあります。これは下の図1で示されています。 図1 - 受信機のピンから観測されるエネルギーのオーバーフロー この効果を観察するとき、チップを焼損させる可能性のあるオーバーシュートや、デバイスを二回切り替える可能性のあるアンダーシュートなど、信号のさまざまな歪みが見られます。この状況では、デバイスを再び切り替える可能性のあるリングバックにも注意を払うべきです。どちらの場合もリスクは高く、以下を含みます： プロトタイプと再設計のための追加コスト。 製品が市場に出たときに機能しないシステム。 顧客から返品された際の修理または交換。 では、設計で信号整合性の問題を避けるにはどうすればよいでしょうか？物理的なプロトタイプを必要とせずに、初期開発段階で信号整合性を分析する方法があったらどうでしょうか？ Altium Designer®での信号整合性分析 Altiumには、ボード上の信号の乱れや歪みを検出するのに役立つ信号整合性分析ツールが含まれています。これは、設計プロセスの早い段階で信号の問題を検出するのに役立ち、レイアウトを行う際により良い判断を下すことができます。ボードが完成し、ルーティングとすべての銅領域が配置された後、ポストレイアウト分析を利用して、信号の実際の乱れを確認することができます。 信号整合性分析によるリスクの軽減 設計が時間とともに複雑になるにつれて、設計内の信号の乱れの危険性が高まります。Altiumの信号整合性シミュレーションを活用することで、高速アプリケーションの複雑さをうまくナビゲートすることが容易になります。 設計フローに信号整合性シミュレーションツールを導入する方法についてもっと学びたいですか？無料のホワイトペーパー 高速設計プロセスにおける信号整合性の採用を今すぐダウンロードしてください。 記事を読む
バックドリルで解決 - PCB上の信号歪みを減らす方法 バックドリルで解決 - PCB上の信号歪みを減らす方法 1 min Thought Leadership 年月を経るにつれて、エンジニアはプリント基板のバックドリル設計において、高速デジタル信号の整合性を歪ませる可能性のあるノイズに対処するためのいくつかのアプローチを開発してきました。そして、私たちの設計が新たな境界を押し広げるにつれて、新しい課題に対処するための技術の複雑さも増しています。今日、デジタル設計システムの速度はGHzに達しており、これは過去よりも顕著な課題を生み出しています。エッジレートがピコ秒単位である場合、任意のインピーダンスの不連続性、インダクタンスの乱れ、または寄生容量は、信号の整合性と品質に悪影響を及ぼす可能性があります。信号の乱れを引き起こすさまざまな原因がありますが、特に見過ごされがちな一つの原因はビアです。PCB信号の歪みを減らす方法についての詳細は、以下をお読みください。 シンプルなビアの中の隠れた危険 高密度インターコネクト（HDI）、多層カウントプリント基板、厚いバックプレーン/ミッドプレーンでは、ビア信号がジッターの増加、減衰、および高いビットエラーレート（BER）に苦しむことがあり、これにより受信側でデータが誤って解釈される可能性があります。 たとえばバックプレーンとドーターカードを例に取りましょう。インピーダンスの不連続に関しては、回路基板において焦点はしばしばそれらとマザーボードとの間のコネクタにあります。通常、これらのコネクタはインピーダンスの面で非常によくマッチしているものの、実際の不連続の原因はPCBデザインのビアです。 データレートが増加するにつれて、スルーホール（PTH）ビア構造によって導入される歪みの量も、通常、関連するデータレートの増加よりも指数関数的に高い割合で増加します。例えば、6.25 Gb/sのデータレートでのPTHビアの歪み効果は、3.125 Gb/sでのそれの2倍以上になることがよくあります。 最後に接続された層を超えて底部と上部に不要なスタブが存在することで、ビアは低インピーダンスの不連続として現れます。エンジニアがこれらのビアの余分な容量を克服する一つの方法は、その長さを最小限に抑えてそのインピーダンスを減らすことです。ここでバックドリリングが登場します。 長いビアスタブの信号歪み [1] バックドリリングでバックアップする バックドリリングは、ビアスタブを取り除くことでチャネル信号の整合性を最小限に抑えるために、広く受け入れられているシンプルで効果的な方法として使用されてきました。この技術は、従来の数値制御（NC）ドリル装置を使用する制御深度ドリリングとして知られています。そして、この技術はバックプレーンのような厚い基板だけでなく、あらゆるタイプの回路基板に適用できます。 バックドリリングプロセスには、不要な導電性スタブを取り除くために、元のビア穴を作成するために使用されたドリルビットよりもわずかに大きな直径のドリルビットを使用することが含まれます。このビットは通常、プライマリドリルサイズよりも8ミル大きいですが、多くのメーカーはより厳しい仕様を満たすことができます。 バックドリリング手順が近くのビアによってトレースやプレーンをドリルスルーしないように、トレースとプレーンのクリアランスが十分に大きい必要があることを覚えておく必要があります。トレースやプレーンをドリルスルーするのを避けるためには、10ミルのクリアランスが推奨されます。 一般的に、バックドリリングによるビアスタブ長の減少は多くの利点をもたらします。これには以下が含まれます： 決定論的ジッターを桁違いに減少させ、BERを低下させる。 インピーダンスマッチングの改善による信号減衰の減少。 スタブ端とチャネル帯域幅アンプからのEMI/EMC放射の減少。 共振モードの励起とビア間クロストークの減少。 連続積層よりも製造コストを低減しつつ、設計およびレイアウトへの影響を最小限に抑える。 記事を読む
トランジスタの移行 トランジスタの移り変わり：トランジスタの歴史タイムライン 1 min Thought Leadership 電気工学の専門家でなくても、技術が提供するものすべてに魅了されることはあるでしょう。それが仕事であれ、楽しみであれです。新しいプロセッサが出るときの興奮に皆が巻き込まれ、インテルが14nm（ナノメートル）技術を使用し、何十億ものグラフェントランジスタを持っているといった話を耳にします。しかし、この技術とは具体的に何で、どのデバイスのためのものなのでしょうか？ 基本に戻る 工学の世界が複雑であるとしても、トランジスタが何であるかを理解することは驚くほど単純です。それは単に、電流が通るか通らないかを制御するスイッチです。デジタル的に言えば、これは1または0、オンまたはオフとして翻訳されます。 このオンとオフの状態の絶え間ない変動が、今日のコンピューターを動かしており、あなたのゲーム、ハードウェア、そしてプロセスとやり取りするその他のものすべてを含みます。しかし、この理解はこの技術の隠された世界を構成するものの始まりに過ぎません。もっと深く掘り下げてみましょう。 FET - フィールド効果トランジスタ FETは、ゲート、ドレイン、ソースの3つの主要な部品で構成されています。ゲートに電圧が加えられると、電子が流れる（電流としても知られている）電場の形の経路が作られます。MOSFET（金属酸化物半導体FET）は、高い入力インピーダンスと低い出力インピーダンスを持っているため、最も人気のあるタイプです。そして、電圧制御されているため、電流制御されるBJTの兄弟よりもはるかに速く、ロジックに理想的です。 FETのMOSFETダイアグラム（ greenoptimisticの図提供） BJT - バイポーラ接合トランジスタ バイポーラ接合トランジスタも、ベース、エミッタ、コレクタの3つの主要部品で構成されています。ベースに小さな電流が適用されると、それを通じてより大きな電流が流れることができます。BJTにはNPNとPNPの2種類があり、NとPはN型とP型の半導体を指します。N型半導体は電子を主要なキャリアとして使用し、P型半導体はホールを使用します。 PNPおよびNPN BJTの画像提供： electrical4u トランジスタの誕生と成長 トランジスタは、1947年にベル研究所で働いていたウィリアム・ショックレー、ウォルター・ハウザー・ブラッテイン、ジョン・バーディーンによって発明されました。この発明は人類史上最も重要なものの一つであり、現代技術の誕生です。 最初のトランジスタ（画像提供： 記事を読む