Layer Stackup Design

Reduce noise and improve signal timing, even on the most complex boards.

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伝送線路

反射なしマッチング対共役マッチング

反射なしマッチング対共役マッチング：一見矛盾しているように見える反射なしマッチングと共役マッチングは矛盾していますか？パワーウェーブとSパラメータの公式を見ると、これらが異なる点がわかります。

NVMe M.2 PCIe コネクタスタブ

PCIeコネクタ上のスタブに関する簡単な研究スタブは、高速PCB設計において重要な話題であり、高速デジタル相互接続の全てのビアからスタブを常に取り除くべきだという長年のガイドラインがあります。スタブは高速ラインにとって悪いものですが、必ずしも取り除く必要はありません。より重要なのは、損失プロファイルと周波数を予測し、そのような損失を防ぐために適切にフロアプランを立てることです。この記事では、Altium Designerに同梱されているMiniPCの例題プロジェクトを使用して、高速PCB上でのPCIeルーティングに関するいくつかのシミュレーション結果を見ていきます。問題となるシミュレーションでは、コネクタから出るPCIeレーンのSパラメータを計算します。これらのシミュレーション結果を見ることで、スタブがビアやコネクタの遷移においてシグナルインテグリティにどのように影響を与えるかを、シミュレーションの観点から理解するのに慣れていない設計者が、適切なコンポーネント選択、配置、およびルーティングの選択を行うのに役立ちます。スタブとPCIeルーティングにおける潜在的な問題 PCIeルーティングでは、レーンはAC結合キャパシタを備えた差動ペアとしてルーティングされます。これらの差動ペアをコネクタを通して周辺機器、例えば拡張カードに接続することが一般的です。これらの拡張スロットコネクタを通してルーティングする過程で、最大帯域幅を制限する可能性のあるライン上に残余スタブが存在する場合があります。これはシミュレーションで非常に正確な結果を得ることができ、PCIeチャネルの正確な帯域幅を特定することができます。高速伝送線上のスタブは、PCIeレーン上で高周波インピーダンストランスフォーマーのように振る舞うことができるため、損失や反射を引き起こす可能性があります。この記事でスタブ分析についてさらに読む。 PCIeレーン上のスタブを制限することが推奨されていますが、アドインカードやモジュールにルーティングするために使用されるコネクタ上に存在する可能性があります。例として、垂直に取り付けられたPCIeアドインカード用のエッジコネクタはスルーホールコンポーネントであり、コネクタと同じ層上でルーティングする際に使用可能な信号帯域幅を制限する役割を果たす可能性があります。特にキャパシタの配置を考慮する場合、反対側の層でのルーティングが好ましいかもしれません。 PCIeレーンのコネクタスタブ損失の例信号がビアスタブを通過する際に発生する干渉効果や、PCIeレーンに沿ってDCオフセットを除去するためのコンデンサが必要であるため、コネクタを介してルーティングする際にビアスタブが損失にどの程度影響を与えるかを研究する価値があります。問題のMiniPCボードは、以下に示すように、PCIeインターフェースを備えたArria 10 FPGAを使用し、スロットコネクタにルーティングされています。以下の分析に必要な他の重要な仕様は、ボードの厚さと誘電率です：ボード厚さ = 2.028 mm 全層でDk

差動ペアのインピーダンス: PCB設計のための演算器の使用

差動ペアのインピーダンス：PCB設計のための演算器の使用私は高校でさまざまなコンピューターの授業を受け、なぜイーサネットケーブルの導体が互いにねじれているのか常に疑問に思っていました。これが、信号が互いに干渉することなく目的地に到達することを保証する単純な設計方法であることを、私はほとんど知りませんでした。往々にして、複雑な問題に対する最善の解決策は、実のところ最も単純なものです。導体の差動配線は、イーサネットケーブルに限らず、PCBにおける主要なトポロジーの1つです。回路基板の設計者は、多くの場合、差動トレースではなくシングルエンドトレースの観点から伝送線路のインピーダンスを論じます。一部の設計者は、差動ペアの各配線を固有のシングルエンドトレースとして扱う傾向があります。これにより、各配線間に存在する自然な結合が無視され、差動ペアのインピーダンスとシングルエンドのインピーダンスは大きく異なることになります。伝送線路は本当にあるのか? トレースが伝送線路として動作するかどうかは、特定のトレースでの伝送遅延に依存します。デジタル信号の立ち上がり時間、つまりアナログ信号の発振周期の4分の1が、トレースに沿った往復の伝送遅延の2倍未満である場合は、トレースを伝送線路として扱う必要があります。より保守的な業界標準のルールは、トレースの伝送遅延が、立ち上がり時間または発振周期によって定義される、臨界往復伝送遅延の10%を超える場合に、トレースを伝送線路として扱うというものです。疑わしい場合は、信号反射による問題を防ぐために、インピーダンスを一致させた方が安全です。差動 vs シングルエンドインピーダンス高速/高周波PCBでのインピーダンスの不整合は、信号を乱す可能性があります。信号の共振によるリンギングなどの問題は、シングルエンドの配線にインピーダンスの顕著な不整合がある場合に発生します。通常、低周波信号ではインピーダンス整合は不要です。ただし、トレースとその上流、および下流のコンポーネントの間の不整合が大きい場合は例外です。高速および高周波のPCBでは、インピーダンスは常に一致する必要があります。シングルエンドトレースのインピーダンスは、通常、伝搬信号が含まれているかどうかにかかわらず、隣接するトレースを無視して計算されます。差動ペアでは、隣接するトレースが信号トレースとして逆方向にリターン電流を伝搬すると仮定すると、一方のラインの信号は誘導によって他方のラインに結合されます。またこれらのラインは、基板誘電体に起因する寄生容量をライン間に持ちます。 PCBの差動ペアの配線とビアクロストークがコントロールされるほか、差動トレース間の結合によって、実際には各トレースのインピーダンスが低下します。設計者は、単純なシングルエンドトレースのインピーダンス演算器を使用して差動トレースのインピーダンスを計算すべきではないことに注意する必要があります。デジタル信号の場合は、差動インピーダンスを計算する際に信号の周波数帯も考慮する必要があります。数学的に理解するため、デジタル信号の周波数内容は、アナログ周波数の合計として表すことができます。これは、デジタル信号を伝送する差動ペアでの結合は、デジタル信号の周波数帯全体に大きく依存することを意味します。デジタル信号の強度の大部分は、折点周波数より低い周波数に集中しており、立ち上がり時間の逆数の約3分の1に等しくなります。動作周波数と折点周波数の間のすべての周波数が、インピーダンスの決定要因になります。差動インピーダンス演算器ストリップラインとマイクロストリップの差動ペアは、基層の存在によりインピーダンス値が異なります。対称、および非対称のストリップラインや、埋め込みマイクロストリップも、表面マイクロストリップとはインピーダンス値が異なります。基層の絶縁体および形状により、配線の有効比誘電率が変更され、配線が伝送線路として機能するかどうかを決定する臨界遅延時間も変更されます。多くの差動インピーダンス演算器を使用する場合は、トレースの有効比誘電率を事前に知っておく必要があります。これには、特定のジオメトリに合わせて調整された別の計算機能が必要です。

銅損失を減らす

PCBグラウンドレイヤーをクリアすることで導体損失を回復する導体の損失を回復する必要がありますか？I/Oやコネクタの近くでグラウンドプレーンをクリアすることがどのように役立つかをここで説明します。

RF PCB レイアウトと配線

Thought Leadership デジタルエンジニアのためのRF PCB設計ガイドライン：レイアウトとルーティング RF PCBのレイアウトとルーティングに関する最良のガイドラインを学ぶために、私たちのガイドを読んでください。また、シミュレーションツールがRF PCBのレイアウトを評価するのにどのように役立つかも見ていきます。

Sパラメータ測定

Thought Leadership Sパラメータ測定と電力整合性における誤差どこを見ても、Sパラメータがなくなることはありません！それらは、相互接続やアンテナなどのシステムを理解するために必須のツールであり、他のネットワークパラメータが電気的な振る舞いを概念的に理解するのに時々より良いかもしれません。これらのパラメータは通常、電子エンジニアの間で信号の整合性のために予約されていますが、よく見ると、Sパラメータは電力の整合性にも使用されていることがわかります。これは、電力の流れの観点から直感的に理解できるはずです：黒川のSパラメータの元々の定式化は、信号によって運ばれる電力の観点からでしたので、なぜこれを電力の整合性に使用しないのでしょうか？ PDN設計では、特に高速デジタルコンポーネントにおいて、低PDNインピーダンスへの設計が重要です。低PDNインピーダンスは、与えられた瞬間電流引きに対する電源レール間の低電圧変動につながります。ネットワークパラメータはPDNを特徴づけ、そのインピーダンスを決定するために使用できますが、Sパラメータの使用には正確なPDNインピーダンス計算のために適切な参照（ポート）インピーダンスの使用が必要です。簡単なケースでSパラメータ測定の誤差がZパラメータ測定にどのように伝播するかを正確に見て、直感を得た後、一般的なNポートPDNとSパラメータ行列の誤差がインピーダンス行列にどのように誤差を生じさせるかについて議論します。 Sパラメータと電力整合性 Sパラメータを測定する際、すべての測定は帯域制限され、離散的にサンプリングされます。これにより、避けられない測定誤差が生じます。言い換えると、測定されたSパラメータは真のSパラメータではなく、因果関係に問題を引き起こします。Sパラメータは他のネットワークパラメータ（Zパラメータを含む）の計算に使用できるため、Sパラメータの誤差はZパラメータの誤差にどのように影響するのでしょうか？2ポートPDNの場合、そしてNポートPDNの場合について見てみましょう。大きなS11を持つ2ポートPDNの誤差まず、2ポートPDNの誤差について見てみましょう。これは、いくつかの洞察を得るために解決できる簡単な問題です。始めるために、基本的な変換を使用して、PDN内のSパラメータをZパラメータに関連付け、次にいくつかの誤差の存在下でZパラメータを計算します。次の方程式では、2つの誤差の存在下でのPDNのSパラメータ行列を用いて、私のPDN自己インピーダンスを定義しました。 e項は私のS 11/S 22誤差であり、 f項は私のS 21/S 12誤差です。相互性が成り立つと仮定すると（S ij = S ji）、次のようになります：自己インピーダンスの重要な側面に焦点を当てるために、PDNが相互にかつ損失なしであると仮定しましょう。この場合、SパラメータはS 21

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