PCIeコネクタ上のスタブに関する簡単な研究

スタブは、高速PCB設計において重要な話題であり、高速デジタル相互接続の全てのビアからスタブを常に取り除くべきだという長年のガイドラインがあります。スタブは高速ラインにとって悪いものですが、必ずしも取り除く必要はありません。より重要なのは、損失プロファイルと周波数を予測し、そのような損失を防ぐために適切にフロアプランを立てることです。

この記事では、Altium Designerに同梱されているMiniPCの例題プロジェクトを使用して、高速PCB上でのPCIeルーティングに関するいくつかのシミュレーション結果を見ていきます。問題となるシミュレーションでは、コネクタから出るPCIeレーンのSパラメータを計算します。これらのシミュレーション結果を見ることで、スタブがビアやコネクタの遷移においてシグナルインテグリティにどのように影響を与えるかを、シミュレーションの観点から理解するのに慣れていない設計者が、適切なコンポーネント選択、配置、およびルーティングの選択を行うのに役立ちます。

スタブとPCIeルーティングにおける潜在的な問題

PCIeルーティングでは、レーンはAC結合キャパシタを備えた差動ペアとしてルーティングされます。これらの差動ペアをコネクタを通して周辺機器、例えば拡張カードに接続することが一般的です。これらの拡張スロットコネクタを通してルーティングする過程で、最大帯域幅を制限する可能性のあるライン上に残余スタブが存在する場合があります。これはシミュレーションで非常に正確な結果を得ることができ、PCIeチャネルの正確な帯域幅を特定することができます。

高速伝送線上のスタブは、PCIeレーン上で高周波インピーダンストランスフォーマーのように振る舞うことができるため、損失や反射を引き起こす可能性があります。この記事でスタブ分析についてさらに読む。

PCIeレーン上のスタブを制限することが推奨されていますが、アドインカードやモジュールにルーティングするために使用されるコネクタ上に存在する可能性があります。例として、垂直に取り付けられたPCIeアドインカード用のエッジコネクタはスルーホールコンポーネントであり、コネクタと同じ層上でルーティングする際に使用可能な信号帯域幅を制限する役割を果たす可能性があります。特にキャパシタの配置を考慮する場合、反対側の層でのルーティングが好ましいかもしれません。

PCIeレーンのコネクタスタブ損失の例

信号がビアスタブを通過する際に発生する干渉効果や、PCIeレーンに沿ってDCオフセットを除去するためのコンデンサが必要であるため、コネクタを介してルーティングする際にビアスタブが損失にどの程度影響を与えるかを研究する価値があります。

問題のMiniPCボードは、以下に示すように、PCIeインターフェースを備えたArria 10 FPGAを使用し、スロットコネクタにルーティングされています。

以下の分析に必要な他の重要な仕様は、ボードの厚さと誘電率です：

• ボード厚さ = 2.028 mm
• 全層でDk = 3.6

レイアウトは最新のPCIe世代のFPGAで作成されたわけではありませんが、異なるPCIe世代の帯域幅要件と比較することで、これらのチャネルの損失を評価します。

初期シミュレーション結果

挿入損失シミュレーション結果はAnsys SIwaveを使用してTxネットでキャプチャされました；これらの結果は以下に示されています。ボードをAnsys SIwaveに取り込むために、Altium Designer内のEDBエクスポーターユーティリティを使用しました。以下の結果では、14-15 GHzの周波数で-25 dBまで低下するダイプが見られ、その後、高い周波数で損失レベルが低下して回復することが確認できます。

この極端な損失がスタブによるものであるとどうやって知ることができるのでしょうか？グラフを単に見るだけでは、問題がスタブによるものであると証明されるわけではありませんが、これがスタブである可能性を結論付けるための2つの良い理由があります：

1. これらのスタブの最初の四分の一波長共振を計算すると、最初の低下が約13GHzで予想されることがわかります。これは上記の14-15GHzの共振とかなり近いです。
2. 14-15GHz周辺の損失プロファイルは狭帯域であり、これは中程度のQ値を持つ共振器における破壊的干渉から期待されるものです。
3. すべての曲線は、スタブの挙動を示す挿入損失プロットの典型的な形状をしており、考慮されているすべてのネットにはPCBレイアウト内にスタブがあります。

このグラフの低下は、ナイキスト周波数が約8GHz（または2レベル/NRZ信号で16Gbps）に相当する任意の値までのデータ転送レートを制限します。これはPCIe Gen4には適していますが、Gen5には適していません。この損失を完全に排除するか、またはこの設計をGen5インターフェースで再利用したい場合、レイアウトを変更する必要があります。

さらなる調査と変更

レイアウトを変更するいくつかのオプションには以下が含まれます：

1. コネクタのピンをビアを通して基板の裏面にあるキャパシタに配線する：いくつかの余分なビアの移行がありますが、この接続は裏面からビアを通してキャパシタに入り、バックドリルなしでスタブを効果的に排除します。
2. SMD相当のコネクタに交換する：これにより、コネクタのピンとビアを通した2層の移行を必要とせずに、スタブを完全に排除できます。これは部品の交換を必要としないため、最もシンプルな解決策でもありますが、いくつかの再配線が必要です。
3. すべてのスタブをバックドリルする：これには追加のコストがかかり、通常約10ミルの小さなスタブが残りますので、スタブが非常に長い場合に最適です。

レイアウトがすでに完了している場合、#1と#2が最も少ない再作業を必要とするため、通常は最良の選択肢ですが、#2は下層に何があるかによります。オプション#1については、こちらがSMDマウントの例示コネクタです。#3は、製造中に制御深度のドリル加工のコストを支払うことをいとわない場合に適しています。

このような振る舞いが期待されるかもしれませんが、特定の周波数で高損失や高反射のような信号整合性の問題が観察されるのは、興奮すると強く共振するスタブが原因である可能性があります。差動チャネルでこれがなぜ起こるのかを評価するには、ビアスタブ構造の構造共振のセットを計算する必要があります。この方法については、以下のビデオで説明されています。

包括的なシミュレーション駆動型ワークフローで設計を評価する必要がある場合、Altium Designer®の完全なセットのPCB設計、レイアウト、シミュレーション機能を使用してください。システムからSパラメータを抽出して信号整合性の問題を調査する必要がある場合は、EDB Exporter拡張機能を使用して設計をAnsysフィールドソルバーにインポートし、さまざまなSI/PIシミュレーションを実行できます。設計が完了し、製造業者にファイルをリリースしたい場合、Altium 365™プラットフォームを使用すると、プロジェクトを共有して協力するのが簡単です。

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