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インピーダンス配線をコントロールするためのプリプレグとコア使用の比較 インピーダンス配線をコントロールするためのプリプレグとコア使用の比較 1 min Thought Leadership 適切な層の材料で、インピーダンスをコントロールした設計をしていますか ? PCB設計のより細かい点について最初に学び始めたとき、コアは特殊な材料であるという印象を受けました。これは必ずしも真実ではありません。設計者には、要求に最も適したコア/プリプレグの配置を選択する自由があります。インピーダンス配線の制御に関して言えば、特に高周波数では、分離絶縁体としてコア層とプリプレグ層のいずれを使用するかが重要な問題になります。 それでは、どちらの層がインピーダンス配線のコントロールに最適なのでしょうか? 基板のインピーダンスをより細かく制御するには、ガラス繊維の影響を考えるに先立ち、より高い、比誘電率の均一性が必要です。また、製造後の基板の比誘電率の一貫性と予測可能性も高い必要があります。ここでは、プリプレグ層とコア層の位置を決定する際に、レイヤー構成に適した材料をどこで慎重に購入する必要があるかを説明します。 プリプレグvsコアにおけるインピーダンス コントロール コアは、厚くて硬いガラス繊維の層で、通常は層数の少ない基板の中央に配置されます。私が見た限りでは、「コア」という語を使用すると、新人設計者は文字どおり、「あらゆる設計は、基板の中心にコアがあり、その周りに他の層が組み込まれているに違いない」と受け止めます。私は、特に層数が増加するにつれて、これは必要条件ではないことを後から学びました。実際には、コアとプリプレグの層が交互にあり、中央の層は必ずしもコア層ではありません。重要なのは、コア層が配置されている場所に関係なく、レイヤー構成は対称であるという点です。 プリプレグは、製造の時点では完全には硬化していない材料で、コア層間の接着剤を形成します。最近かかわった、 板厚が標準的な1.57mmの基板を扱ったプロジェクトでは、外層にRogersのコア、内層にFR4プリプレグ/コアを使用しましたが、このタイプのハイブリッド多層板 (FR4にPTFEを積層) はよく使用されます。材料によってコストが異なるので、コストは結果を左右する要因です。したがって、低損失の積層板は、一般に高速/高周波信号を伝送する層のために予約されています。 通常、比誘電率と厚さの両方に関して、コア層はプリプレグ層よりも高い再現性を持っています。これは、コア材料がすでに銅箔と結合されているからです。これに対し、プリプレグの製造業者は原材料の比誘電率の範囲しか指定できず、アセンブリ後の比誘電率を指定していません。そのような状況が、相互接続上の信号によって参照される実効比誘電率を決定します。特殊な低損失プリプレグ積層板の中には、比誘電率が非常に幅広いバリエーション (50%以上) を持つものがあります。 シングルPly CoreかダブルPly Coreか? ガラス繊維の織り方が異なるコア材料の中には、比誘電率が大きく異なるものがあります。これは、特定のコア材料がシングルplyかダブルplyかによっても異なります。106コアと106/1080コアが完璧な例です。これらの材料の比誘電率は約10%変動しますが、既存のデザインを使って、シングルply coreとダブルply 記事を読む
ファイバーウィーブ効果が高周波信号の整合性に与える影響 ファイバーウィーブ効果が高周波信号の整合性に与える影響 1 min Blog トレースの向きを決め、適切な織り方を選ぶことで、ファイバーウィーブ効果を補償することができます。高周波での共振に注意してください。この最新のPCB設計ブログでさらに詳しく学びましょう。 記事を読む
DDR5 PCB設計と信号整合性：設計者が知っておくべきこと DDR5 PCBレイアウト、ルーティング、およびシグナルインテグリティガイドライン 1 min Blog PCB設計者 電気技術者 PCB設計者 PCB設計者 電気技術者 電気技術者 DDR5規格のリリースが2020年7月に発表されました。これは、提案された規格に従う最初のRAMモジュールの開発が発表されてから約18ヶ月後のことです。この規格では、ピーク速度が5200 MT/秒/ピンを超えることが可能であり（DDR4の3200 MT/秒/ピンと比較して）、JEDECで評価された速度は最大6400 MT/秒/ピン、チャネル帯域幅は最大300 GB/秒まで増加します。 この新世代のメモリは、8GB、16GB、32GBの容量で、技術がより商業化されるにつれて、以前の世代よりも需要が上回ると予想されます。 より高速な速度、より低い供給電圧、そしてより高いチャネル損失は、DDR5のPCBレイアウトと設計において厳格なマージンと許容誤差を生み出しますが、DDR5チャネルの信号整合性は一般的な信号整合性メトリクスを用いて評価することができます。この分野には取り上げるべきことがたくさんありますが、この記事では、DDR5における信号整合性を確保するための重要なDDR5 PCBレイアウトおよびルーティングガイドライン、およびDDR5チャネルにおける重要な信号整合性メトリクスに焦点を当てます。 DDR5アイダイアグラムとインパルス応答 DDR5チャネルの信号整合性を調べるために使用される重要なシミュレーションには、アイダイアグラムとインパルス応答の2つがあります。アイダイアグラムは、シミュレートすることも、測定することもできますし、終端されたチャネルでのインパルス応答も同様です。どちらもチャネルが単一ビットおよびビットストリームを伝送する能力を測定し、チャネルの解析モデルが因果関係の観点から評価されることを可能にします。以下の表は、これらの測定/シミュレーションから得られる重要な情報をまとめたものです。 インパルス応答 アイダイアグラム 測定内容 単一ビット応答 ビットストリームへの応答 測定から判断できること - チャネル損失 (S21) - 記事を読む
テスト容易化設計 テスト容易化設計 1 min Whitepapers 概要 プリント基板が完成するまでにかかる全コストは、ブランクPCBの製造コスト、コンポーネントのコスト、実装コスト、テストのコストのように複数の基本カテゴリーに分類できます。最後に出てきた、完成した基板をテストするのにかかるコストは、製品の合計製造コストの25%から30%を占める場合があります。 収益性を求める設計は、2つの論理的側面から生まれます。1つはDFM（Design for Manufacturability）、つまり最小の欠陥率を維持しながら可能な限り最小の製造コストで製品を開発すること、もう1つはテスト容易化設計（DFT）です。テストカバレッジを最大化し、 製造エラーおよびコンポーネント障害に関する欠陥を迅速に分離できるよう製品を設計することによって、DFTは収益性のある設計として最高のものとなります。この記事では、DFTを詳細に検討し、特にインサーキットテスト（ICT）に焦点を当てます。 DFMおよびDFTガイドライン 委託製造業者（CM）を選択する際は、必ずDFMおよびDFTのガイドラインを提出してもらう必要があります。必ず、契約を検討しているCMごとにこれらのガイドラインを入手し、目を通すようにします。複数のCMから提出されたDFMとDFTのガイドラインをレビューすることで、それぞれCMの専門的な技術、知識、能力のレベルを把握することができます。したがって、これらのガイドラインは、自社 製品の生産に最適なCMを決定する際に役立ちます。 今後に向けた計画 設計を計画するときに聞く最初の質問は次のとおりです。 1. 誰が実装をテストしますか？ 2. 機能は何ですか？ 設計を計画するときに聞く最初の質問は次のとおりです。1）誰が実装をテストしますか？ 2）機能は何ですか？DFTガイドラインは最初のレイアウトの計画で役に立ちます。しかしながら、CMに直接連絡して、知識のあるテストエンジニアと特定のニーズについて議論するのはよい考えです。テストエンジニアは機能について議論することができ、提供できるものとは異なるテスト方法論があること を気づかせてくれます。バウンダリースキャン（JTAG）、自動ICTテスト、X線断層撮影（AXI）および目視検査（マニュアルおよびマシンビジョン）の組み合わせにより、最も包括的なテストカバレッジを実現します。また、これにより製造プロセスについて即時フィードバ ックが得やすくなり、ワークフローを必要に応じて迅速に修正し、欠陥コンポーネントを特定して取り除くことができます。 次に、完成品の品質を保証するためには、どのテストカバレッジが必要かを検討する必要があります。アプリケーションと実際のコストの制約から、利用可能なテスト機能の全てを使用することが必要な場合と、そうでない場合があります。例えば、地球の周りを公転する衛星を調査する場合、可能な限りのタイプのテストを実施して、修理できない環境でも、数年にわたって完成品が確実に機能するのを保障しようとするでしょう。しかし、ミュージカルの挨拶状を作成する場合は、シンプルな必要最低限の機能テストだけになるでしょう。(※続きはPDFをダウンロードしてください) 記事を読む
SMPS回路設計：どのスイッチング周波数を使用するか？ SMPS回路設計：どのスイッチング周波数を使用するか？ 1 min Thought Leadership ネットワークスイッチの電源供給 電力エレクトロニクスおよびスイッチングモード電源（SMPS）の設計者は、高いスイッチング周波数を使用するとシステム内のスイッチング損失が増加する可能性があることを知っておくべきです。しかし、電源とそれに含まれるコンポーネントの小型化を推進する中で、設計者はSMPS回路設計において高いスイッチング周波数を使用することが求められます。これにより、スイッチング損失やノイズがシステム内で深刻な問題となることがあります。 ほとんどのエンジニアリングの決定と同様に、適切なスイッチング周波数を選択することは、コンポーネントのサイズを小さくする、損失を減らす、ノイズを取り除くというトレードオフのセットを伴います。これら3つを同時に達成することは難しい、または不可能です。しかし、賢いPCBレイアウトの決定を行うことで、SMPS回路における高周波数とエッジレートの必要性と、ノイズを最小限に抑える必要性とのバランスを取ることができます。 SMPS回路における周波数、損失、ノイズの最適化 SMPSがより小さなコンポーネントで動作するためには、スイッチングPWM信号を高い周波数で動作させる必要があります。出力インダクタ、キャパシタ、およびダイオードは、出力を通じてDC電力を伝達するように設計されており、スイッチングノイズ、入力電圧からの残留リップル（例えば、整流回路からのもの）、および入力に存在する可能性のある任意の不要な高調波をフィルタリングします。言い換えると、出力はある特定の帯域幅内でローパスフィルター（実際には、これはRLCバンドパスフィルターです）のように機能します。このフィルターのロールオフ周波数を定義することができます（スイッチングデジタル信号のニー周波数と混同しないでください）。 PWMスイッチングノイズが出力を通じて伝播するのを防ぐためには、PWMスイッチング周波数は回路のロールオフ周波数よりも大きくなければなりません。SMPS回路でバックまたはブーストトポロジーを使用している場合でも、出力のロールオフ周波数は出力キャパシタンスとインダクタンスに反比例します。 言い換えると、十分に高いPWMスイッチング周波数を使用すれば、SMPS回路でより小さなコンポーネントを使用できます。 バックブーストSMPS回路図 一般的に、SMPS回路におけるPWM信号の切り替え周波数が損失の主要な決定要因であり、それが熱に変換されると考えられています。高い周波数を使用する際のこの問題は正しいですが、周波数だけがMOSFETの損失を決定する唯一のパラメータではありません。実際には、SMPS回路で使用されるパワーMOSFETでは、エッジレートがSMPS回路の発熱損失の重要な決定要因です。 回路要素が理想的であるとは限りませんが、適切でない場合にそれらをそう扱いがちです。上記のMOSFETにも同じことが当てはまります。PWM信号が0Vに落ちたとき、MOSFETが完全にオフにならず、エッジレートが遅すぎると導通し続けることがあります。PWM信号のエッジレートを上げると、MOSFETは完全にサイクルされ、OFF状態での導通が少なくなります。これは、実際には切り替え周波数を高い値に設定しても、電力損失を減少させます。 高いPWM周波数と速いPWMエッジレートの組み合わせにより、SMPS回路で使用されるコンポーネントを小さくすることができます。電力損失（つまり、熱放散）が低いため、小さなヒートシンクを使用できます。しかし、高周波数のPWM信号は強く放射し、速いエッジレートは回路内で 過渡応答を引き起こします。この挙動は、MOSFETパッケージとボードレイアウトレベルでの寄生容量と寄生インダクタンスに完全に関連しています。SMPS回路が寄生インダクタンスが最小限になるようにレイアウトされていることを確認する必要があります。 賢いレイアウト選択でSMPSのノイズスパイクを減らす SMPS回路（ダウンストリームPDNを含む）の寄生インダクタンスは、SMPS回路の電圧スパイクの大きさを決定します。寄生容量もSMPS回路の電圧/電流スパイクに寄与しますが、これが支配的になるのはkVレベルで作業している場合です。寄生インダクタンスによるこの特定の電圧スパイクは、SMPSレイアウトの回路ループを占有し、コンポーネントを故障のポイントまでストレスさせる可能性があります。 高速なエッジレートを使用すると、SMPS回路に大きな過渡電流が誘導されます。 標準厚さのFR4上の比較的短いトレース（数cm）でも、約10nHの寄生インダクタンスがあります。PWM信号の急速な立ち上がりエッジと数アンペアのON電流が、数ボルトのスパイクを誘導することがあります。時間が経つにつれて、これはコンポーネントにストレスを与え、SMPSの故障につながります。 高いスイッチング周波数と速いPWMエッジレートを使用すると、このインダクターやこれらのキャパシターよりも小さいコンポーネントを使用できます。 この課題を克服することは難しい場合があり、SMPS回路の寄生成分を抽出することが必要です。これらの回路を設計する際の典型的な戦略は、機能を検証するために回路図からシミュレーションを実行し、プロトタイプを作成した後にテストを行うことです。ここで概説されたガイドラインを活用すれば、動作するデバイスを得るために必要なプロトタイピングの回数を減らすことができるでしょう。 Altium Designer®の設計ツールは、SMPS回路を設計し、製造と組み立てに持ち込むことができる強力なレイアウトを作成するのに理想的です。 記事を読む
高電力設計用のPCBトレース幅と電流の関係表 高電力設計用のPCBトレース幅と電流の関係表 1 min Blog 銅は融点が高く強力な導体ですが、温度を低く保つための工夫が必要です。これは、温度を特定の制限内に保つために、電源レールの幅を適切にサイズ設定する必要がある箇所です。ただし、ここでは、特定のトレースを流れる電流を考慮する必要があります。電源レール、高電圧コンポーネント、および熱に敏感な基板のその他の部分を使用する場合、レイアウトで使用する必要がある電源トレース幅を、PCBトレース幅と電流の関係表を参照して決定できます。 もう1つのオプションは、IPC-2152/IPC-2221規格の計算機を使用することです。また、PCBトレース幅と電流の関係表は必ずしもすべてを網羅しているわけではないため、IPC規格の等価トレース幅と電流のグラフの読み方を知っておくと役立ちます。この記事で必要なリソースを確認します。 高電流設計で低温を保つ PCB設計と配線においてよく浮かぶ質問の1つは、任意の電流に合わせてデバイスの温度を特定の制限内に維持するため、またはその逆の状況で求められる推奨電源トレース幅を決定することです。典型的な運用上の目標は、基板の導体温度上昇を10～20°C以内に保つことです。また、高電流設計における目標は、温度上昇が必要とされる動作電流の制限内に収まるようにトレース幅と銅箔重量を調整することです。 IPCは、特定の入力電流に対するPCBトレースの温度上昇を適切にテスト・計算するための規格を開発しました。これらの規格がIPC-2221およびIPC-2152であり、どちらにもこれらのトピックに関する大量の情報が含まれています。明らかに、これらの規格が対象としているものは極めて広範で、ほとんどの設計者は、すべてのデータを解析してトレース幅と電流の関係を明確にする時間がありません。そこで、こちらで、電流と温度上昇を関連付けるのに役立ついくつかのリソースをまとめました。 トレース幅と電流の関係表（ 下記参照） トレース温度上昇用 IPC-2221計算機 トレース温度上昇用 IPC-2152計算機 以下の動画では、関連するIPC規格について概説し、予測力と適用性に関してそれらがどのように異なるかを説明しています。また、電流制限を計算するためのリソースや、特定の入力電流に対して予想されるトレース温度の上昇も示しています。 PCBトレース幅と電流の関係表 IPC 2152規格は、トレースとビアのサイズを決定する第一歩となります。これらの規格で指定されている式は、特定の温度上昇に対する電流制限を計算するための簡単なものですが、制御されたインピーダンス配線は考慮されていません。とは言え、PCBトレース幅と電流の関係表を参照することは、PCBトレース幅/断面積を決定する優れた方法です。これにより、トレースで許容される電流の上限を効果的に決定できます。これを使用して、制御されたインピーダンス配線用のトレースのサイズを決定できます。 高電流で動作する基板で温度上昇が非常に大きな値に達すると、基板の電気的特性が高温で対応する変化を示すことがあります。基板の電気的および機械的特性は温度によって変化し、基板は高温で長時間使用すると変色したり壊れやすくなったりします。そのため、私の知り合いである設計者たちは、温度上昇が10°C以内に収まるようにトレースのサイズを決めています。これを行うもう1つの理由は、特定の動作温度を考慮するのではなく、幅広い周囲温度に対応するためです。 以下のPCB電源トレース幅と電流の関係表は、銅箔重量1 オンス/平方フィートで温度上昇を10°Cに制限する多くのトレース幅と対応する電流値を示しています。PCBのトレースサイズの決定方法に関する説明は以上です。 電流 (A) 記事を読む
EMIを防ぐために、マルチレイヤーグラウンドリターンパスをたどりましょう EMIを防ぐために、マルチレイヤーグラウンドリターンパスをたどりましょう 1 min Thought Leadership 複雑な多層PCBでは、グラウンドへの戻り経路をたどることがすぐに複雑になります。PCBが少ない層数を持つ場合（例えば、2つのプレーン層を持つ4層ボード）、戻り経路を特定し、EMIを防ぐために意図的に設計することは比較的簡単です。しかし、層数が多い場合には状況がより複雑になります。複数のプレーン層と導体がグラウンド戻り経路を形成することがあり、その導体がグラウンドに接続されていない場合でもです。ここで、グラウンドプレーンと参照プレーンを区別することが役立ちます。なぜなら、両方ともPCB内の戻り経路の一部を形成することができるからです。 グラウンド戻り経路対参照プレーン 参照プレーンは、信号伝送経路の固有の部分です。それらがボード内に意図的に配置されているか（例えば、信号トレースのためのグラウンドプレーン）、または信号トレースに近接している意図しない参照プレーンであるかは、ボード全体の信号トレースの位置を慎重に追跡しない限り、判断が難しいかもしれません。信号のグラウンド戻り経路は、実際にはグラウンドを通過しないかもしれません。それはシャーシ、電源プレーン、または他の接地された導体を通過する可能性があります。 リターンパスが基板内のどこを通っても、常に基板上の低電位点、つまり電源に戻るグラウンドリターンポイントに戻ろうとします。リターン信号がシャーシ、電力平面、または他の導体に誘導された場合でも、グラウンド導体とより高い電位を持つ導体との間の電位差により、グラウンドに引き戻されます。 信号が伝播する際の リンギングの特性であるだけでなく、信号のリターンパスは以下の振る舞いを決定します： EMIの感受性。 リターンパスによって作られるループのインダクタンスは、回路の EMIへの感受性を決定します。大きな電流ループを持つ回路は、より大きな寄生インダクタンスを持ち、放射されたEMIに対してより感受性が高くなります。ループがタイトな場合、ループのインダクタンスは低くなります。これは、高速信号トレースを隣接層の基準平面に近づけて配線する理由の一つです。 混合信号基板における干渉。信号を運ぶ導体と最も近い基準導体との間の寄生容量、および回路によって作られるループは、スイッチング信号によって見られるリアクタンスを決定します。リアクタンスは信号の周波数成分の関数であるため、信号の戻り経路は中程度の周波数で予測しにくくなります。 このガイドを読んで、単一の平面層に対する混合信号の戻り経路を設計する方法についてもっと学びましょう。 コモンモードノイズ経路。一度特定のトレースに誘導されたコモンモードノイズは、信号がグラウンドに戻るのと同じ経路をたどろうとします。コモンモードノイズによってたどられる正確なグラウンド戻り経路は、信号によって見られるリアクタンスを決定するその周波数成分に依存します。 複数の平面層を持つ 多層スタックアップで配線している場合、状況はさらに複雑になります。信号経路に沿って基準導体が変わる可能性があります。初期の基準平面を決定する主要な量は、信号トレースと近くの導体との間の寄生容量と回路のインダクタンスです。寄生インピーダンスは、インダクタンスのおかげで隣接する導体に局所化されていないことに注意してください。これは、多層基板において複雑なグラウンド戻り経路を作り出す可能性があります。 これらのトレースのグラウンドリターンパスを追跡できますか？ 確かなグラウンドリターンパスへの回帰 上記の内容を読んでまだ、 複雑なPCBでのリターン電流がどうなるのか疑問に思っているなら、電流がグラウンドプレーンや他の接地された導体に結合されるのはなぜか、そしてそもそもそれが起こる理由は何か、と自問自答しているかもしれません。これらはどちらも妥当な質問です。 隣接する導体間の寄生 まず二番目の質問に答えることで、最初の質問への答えを説明するのに役立ちます。リターンパスが導入される場所は、信号トレースと隣接する導体間の容量と、信号トレースと該当する導体によって形成される回路の自己インダクタンスに依存します。これらの量が合わさって、信号によって見られるインピーダンスを決定します。 記事を読む