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PCB設計におけるDRC: 設計の失敗の防止 PCB設計におけるDRC: 設計の失敗の防止 1 min Thought Leadership 私は長年にわたって小さなボートを所有しており、水上での趣味に使用していましたが、いくつかの重要なルールに従う必要がありました。ルールの1つは、ボートを水に浮かべる前に、排水プラグを必ず取り付けるということです。新しいボートをが沈んでしまい、回収するために泳ぐくらいなら、ただ泳ぐため水に入る方がはるかに安くつきます。 ルールは自分たちを保護するためのものだということは、誰でも知っています。しかし、不注意または意図的に、ルールが無視されることもあります。回路基板の設計にも、従うべきルールがあります。さいわい、今日のPCB設計ソフトウェアにはデザインルール チェック（DRC）が組み込まれています。設計者はこれらを使用するだけで十分です。 ルールは設計の失敗を防止するためのものです。 基板のDRC 回路基板の設計のサイズや複雑性にかかわらず、デザインルールのチェックは行う必要があります。特定の設計は非常に単純なため、DRCに時間を費やす価値はないと主張する人もいます。しかし、最も単純な設計でも、予期しない設計違反を見逃したたために、大きな問題を引き起こす可能性があります。DRCにより、設計を製造のため提出する前に、設計の整合性を確認できます。回路基板設計のDRCは、ツールごとに名前や説明が異なるため、基板設計ソフトウェアでレイアウトに対してチェックすべき、いくつかの一般的な要素を以下に示します。 基板のテクノロジーのルール : レイアウトツールでは、設計の各種物理パラメーターの有効性、たとえば物理レイヤーが正しく定義され、重複していないことをチェックできる必要があります。 フットプリント : レイアウトツールは、設計に使用されているフットプリントを個別に、またはバッチモードでチェックできる必要があります。 コンポーネント : レイアウトツールを使用して、コンポーネントが適切なフットプリント用に正しく設定されているかどうかをチェックできます。また、コンポーネントの間隔や位置が正しいことや、グリッド上またはグリッド外、および基板の予想される輪郭内に正しく配置されているかどうかもチェックする必要があります。 ネット : 基板上の電気的なオブジェクト（ピン、ビア、配線、フィル、プレーン）のクリアランスや、他の電気的な制約をチェックするよう、デザインルールを設定できます。 高速 記事を読む
高電圧PCB設計についての検討事項 高電圧PCB設計についての検討事項 1 min Thought Leadership 私は以前、高電圧の応用は電力工学だけに必要なものだと考えていました。発電所や変電所で働く気はまったくなかったので、高電圧PCBの設計について学ぶことを免れていたわけです。ところが、空間の応用に興味を持った時点で、その考えが間違っていたことに気付きました。そして、怠惰な自分と向き合わざるを得なくなってしまったのです。高電圧の応用は、製造や発電所から医療や航空宇宙まで、ほぼすべての業界に存在しています。 高電圧の応用に向けたPCBの設計では、設計や製造の全工程でさまざまな内容を検討しなければなりません。基板は過酷な状況で稼働することが条件となっており、部品や材料の寿命に大きな影響を受けます。これに挑戦しようという意気込みがある場合は、レイアウトの作成を開始する前に、いくつかの検討事項を確認しておきましょう。 動作周波数についての検討事項 製品の動作周波数は、 ESD と同様に高電圧設計に影響を及ぼし、 ノイズ管理 は基板に影響を及ぼします。これは、高周波が低い電圧でアーク放電を成し、信号線の周辺でより 厳重なスペース が必要になるからです。 周波数帯のもう一端にある低電圧DCについても、特別な検討が必要になります。特定の環境条件では、DC差動がエッチングやエレクトロ ケミカルマイグレーションの原因になることがあります。これらはどちらも望ましいものではなく、エレクトロ ケミカルマイグレーションは高電圧設計の性能や寿命により大きな危険をもたらします。というのも、導体パッドやトレースに whisker と呼ばれる微細な導電性のフィラメントが「成長」し、最終的には電位間でショートが発生する可能性があるからです。ここでは少なくとも、アーク放電を成しやすいポイントが発生し、基板の効果的な 沿面距離と空間距離 が減少します。 エレクトロ ケミカルマイグレーションはスズや銀で最も多く発生するものの、ときには銅でもフィラメントが破壊されることがあります。危険を最小限にするためには、不純物を含まないスズや銀をPCBの仕上げに使用しないことです。スズを使用する場合は、 鉛の含有量が少ないものが推奨されます 記事を読む
超低電力の不揮発性メモリの誕生を予測させるスピン波技術の飛躍的な前進 超低電力の不揮発性メモリの誕生を予測させるスピン波技術の飛躍的な前進 1 min Thought Leadership 私の大学では、量子力学が必修須科目ではありませんでした。何かを真に「理解する」ことは不可能で、わかるのはその確率だけだ、というのが前提だったのです。私には少しばかげた考えのように思えました。その後、私は上級電磁気学と信号処理を学びましたが、意味のわからない膨大な量の数字に対処しなければなりませんでした。一部の学生がこの講義を選択してくれたのは本当にうれしいことです。現在の量子技術を飛躍的に進展させてくれているのは、彼らにほかならないのですから。最近、ある研究チームがスピントロニクス（スピン波エレクトロニクス）での発見を詳述した論文を発表しました。この発見によって、メモリなどの実際のスピントロニクス デバイスのための道が切り開かれるかもしれません。こうした記憶装置には、不揮発性や超低電力駆動といったいくつかの強みが備わることになるでしょう。これらの利点は、モノのインターネット（IoT）などの組み込みアプリケーションにとっては最適な選択肢になる可能性がありますが、フラッシュメモリにとっては手ごわい競合になるでしょう。 スピン波技術 最近の大躍進の話に進む前に、まずはスピン波技術がどういうものなのかを確認しておきましょう。その後で、研究者チームが発見した内容についてご紹介します。 従来の電子機器では、電子電荷を使って情報の保存と操作が行われます。 トランジスタには、電流を流すオンの状態と電流を流さないオフの状態 があります。スピントロニクスでも電子が利用されますが、情報は電荷特性ではなくスピンを使って 保存されます 。電子スピンにも2つの状態がありますが、これらは放射される小さな磁場を測定することで識別されます。この研究チームは、エレクトロニクスのベースをトランジスタからスピンに置き換える方法を見つけたのです。 最近、シンガポール国立大学のチームは、スピン波の分野を 飛躍的に進展させました。スピントロニクスの問題の1つは、異方性が原因で波信号の方向がバラバラになってしまうことのようですが、Adekunle Adeyeye教授が率いるこの研究チームは 新しい構造 を使って、同じ信号を複数の方向へ同時に伝搬させました。この構造では外部の磁場が必要ないため、実装がより簡単になります。チームは以前、外部の磁場がない状態で スピン波信号を送信、操作する方法を発見しました。これら2つの発見を組み合わせれば、スピントロニクス デバイスの誕生にさらに近づけるでしょう。 電子は次のトランジスタになるかもしれない スピントロニクスの強み 新しいからといって、それが必ず役に立つとは限りません。では、スピン波の技術は何を実現してくれるのでしょうか？ スピントロニクスにはメモリの応用に活用できる 記事を読む
PCBレイアウトソフトウェア比較に最も重要な機能 PCBレイアウトソフトウェア比較に最も重要な機能 1 min Thought Leadership 掘り出し物を見つけようと思って、中古車販売店に行ったことがありますか? 整備工でもなければ、ほとんど不可能です。私の場合、値段を除いて、自分にはほとんど同じに見える2台の車から選ぶことになりました。安い方を選んで、近くの整備工場に持って行くと、ぽんこつを選んだことが分りました。PCB設計ソフトウェアを選ぶときにも、同じ気持ちになることがあります。無料のプログラムを使用して、または中級のプログラムを購入して、自分が必要とするものには、ほど遠いことが分ったときです。電子設計自動化（EDA）ツールを決める前に、基板の設計に必要な高度な機能をサポートするか、確認する必要があります。また、自分特有のニーズに合うようカスタマイズできる統合環境で、これらの全ての要素が利用できることも重要です。 探すべき機能 私は、値段だけで車を選びました。もう一方の車と見た目は同じなのに、数千ドル安かったのです。結局、値段相応だと分りましたが、このことは、ECADソフトウェアにも当てはまります。たぶん、PCBの設計に、より安い、できれば無料のソフトウェアを使用したいと考えるでしょう。オプション機能の足りない点が、安い類似ブランドの問題点です。PCB設計が複雑になるにつれて、これらの「オプション機能」が必要になってくるのです。設計プログラムを選ぶ際に探すべきものをいくつか示します。 基板サイズ - これは当然ですが、挙げておきます。無料ツールの多くでは、基板スペースが厳しく制限されています。ソフトウェアが、回路に十分なスペースをサポートしているか確認してください。 高度なビア設計 - 高密度相互接続（HDI）基板や高速基板などを設計している場合、これは非常に重要です。 ブラインドビアやベリードビア 、 ビアインパッド（VIP） 、 マイクロビア 、 バックドリル加工 などの使用が必要になります。これらの機能のサポートは、低価格帯のソフトウェアには含まれない場合があります。必要であれば、利用できることを確認してください。 レイヤーの数 - 記事を読む
差動ペアと仲良くなる ディファレンシャルペア回路図との友達作り 1 min Blog 差動ペアを扱う際、特に回路図に差動ペアの指示が追加されていない設計を引き継いだり、インポートしたりする場合に、疑問が生じます。回路図のドキュメントに指示を設定することは実際に必要なのでしょうか？ Altium Designer® で回路図の差動ペア指示を使用するためには、特定の命名規則を使用する必要があります。ペアの負と正の信号はそれぞれsignalname_Nおよびsignalname_Pの規則に従って命名され、各信号には差動ペアの指示が添付されている必要があります。差動ネット名が+と-や_Hや_Lなど、別の方法で示されていた場合、Altiumが回路図の指示を利用できるように、ネット名を_Nおよび_Pの接尾辞でリネームする必要があります。 しかし、より柔軟な命名規則に基づいてPCBエディタで差動ペアを作成する方法があります。必要なのは、回路図上の差動信号に、ペアの正と負のネットを何らかの一貫した方法で定義するネットラベルがあることだけです。回路図上で_P、_Nの規則に従っていたとしても、次の方法を使用すると、回路図に差動ペアの指示を最初に配置することなく、PCBエディタ内で差動ペアを作成できます。 PCB上で名前付き信号から差動ペアを作成するためには、ECOの実行を通じてすべてのネットデータがPCBにロードされていることを確認してください。Design » Update PCB from Schematicsを使用するか、PCB Design » Import Changes from .PrjPcbから選択します。ECOからの変更を実行し、ネットがPCBにロードされます。 PCBエディタで、 View » 記事を読む
回路図設計プロセスで最も一般的なエラーを避ける方法 回路図設計プロセスで最も一般的なエラーを避ける方法 1 min Thought Leadership PCB設計者が回路図設計プロセスで犯すことができるエラーは100以上あります。現在の設計基準レビュープロセスでそれらをすべてキャッチしていますか？最も一般的なPCB設計のミスをより良くキャッチする方法について、読み進めてください。 10年の違い 回路図のレビュープロセスは10年前はもっとシンプルで、エラーをチェックするための回路図レビュープロセスは、そんなに多くの人時を要するようには思えませんでした。10年以上経った今、私たちの設計はこれまで以上に複雑になりました。そして、複数の高ピン数デバイスや大きなオンボードおよびオフボードコネクタを含む複雑な回路を設計する際には、製造プロセスにエラーが逃げ込むリスクが大きくなります。 そして、私たち全員が知っているその結果が、再設計です。 最近、私はAltium Designerと座談会を行い、Valydateで取り組んでいる新技術、スキーマティック・インテグリティ分析チェックについて話し合いました。過去数年間で、私たちはスキーマティック設計プロセスでエンジニアが犯すすべてのエラーから大きな利益を得てきました。 これは私たちにとっても、設計者にとっても素晴らしいことです。なぜなら、スキーマティック設計プロセスにどれだけ多くの潜在的なエラーが存在し、それらのうち実際に手動の人間によるレビューで特定されているものがどれほど少ないかについて、ついに明確な理解を得ることができたからです。 小さく始める Valydateには興味深い歴史があります。私たちはスキーマティック・インテグリティ分析のためのEDAツールをリリースする意図で始めましたが、その時点ではその種の投資を行うには十分な規模ではありませんでした。解決策は？より小さな投資から始め、サービスベースの提供を通じて技術を開発し、実際のクライアントプロジェクトの評価を通じて私たちの技術を披露することです。 うまくいきましたか？ええ、大成功です。クライアントプロジェクトからの報告書が次々と寄せられ、設計者がスキーマティックレビュープロセスで繰り返し犯していた類似のエラーが明らかになりました。その中には、あなた自身が犯しているかもしれないものもあるかもしれません。 設計上の欠陥で足場を固める Valydateは、2011年から2012年にかけて数百の回路図に対して回路図検証レポートを作成しました。私たちは、発見した内容を2つのカテゴリーに分けました： 重大なエラー 。これには、訂正されなければ設計を大きく損なう可能性が高い回路図のエラーが含まれます。 欠陥 。重大なエラーほどではありませんが、訂正されない欠陥もデバイスの機能喪失を引き起こす可能性がありました。 重大な設計エラー 私たちは、回路図レビューチェックで見つかった重大で設計を破壊するエラーの種類に驚きました 。 全体の重大な設計エラーの21%が電源の欠如に関連しており、18%のエラーがネット上に複数の出力があることに関連していました。これらのミスを設計プロセスでしたことはありますか？ 記事を読む
DDR3メモリとCPUファンアウトの配線方法 DDR3メモリとCPUファンアウトの配線方法 1 min Blog マイクロコントローラを扱う際、ボード設計者が高エッジレート（高速）のPCB設計を行うことがますます避けられなくなっています。Freescale iMX6マルチコアARMデバイスファミリーのようなCPUの力を借りて、非常に低い「コストパーミップ」で、このようなデバイスを使用して製品に豊かなソフトウェアとユーザーエクスペリエンスを提供することがますます望ましいです。 しかし、これらの超マイクロ追加メモリコントローラを使用することは、DDR3レイアウトガイドラインを持つ高速で密度の高いメモリインターフェースの課題を伴います。このゲストブログでは、Altium DesignerユーザーであるFedevel AcademyのRobert Feranecが、彼のオープンソースハードウェア設計であるiMX6 Rex（コンパクトで強力なシングルボードコンピュータ開発キット）に基づいて、DDR3メモリのルーティングに関する非常に価値のあるヒントをいくつか示しています。 DDR3メモリは非常に普及しているため、プロのプリントボード設計者がそれを使用してルーティングしなければならないボードに直面するのはほぼ避けられません。この記事では、非常に高密度で密集したPCBレイアウトでも、DDR3メモリインターフェースを適切にファンアウトしてルーティングするためのヒントを提供します。 DDR3メモリ設計ルールとシグナルグループ すべては、グループ内でDDR3をルーティングするための推奨される高速PCB設計ルールから始まります。DDR3メモリレイアウト中、インターフェースはコマンドグループ、コントロールグループ、アドレスグループ、およびデータバンク0/1/2/3/4/5/6/7、クロックなどに分割されます。同じグループに属するすべての信号は、「同じ方法」でルーティングされることが推奨されます。つまり、同じトポロジーとレイヤー遷移を使用します。 図1: DATA 6グループのすべての信号は、「同じ方法」でルーティングされ、同じトポロジーとレイヤー遷移を使用します . 例として、 図1 に示されているDDRルーティングシーケンスを考えてみましょう。DATA 6グループのすべての信号はレイヤー1からレイヤー10へ、その後レイヤー11へ、そしてその後レイヤー12へと進みます。グループ内の各信号は同じレイヤー遷移を行い、一般に同じルーティング距離とトポロジーを取ります。 DDRルーティングで信号をこのように扱う利点の一つは、長さ調整（別名、遅延または位相調整）を行う際に、ビアのz軸の長さを無視できることです。これは、同じ方法でルーティングされたすべての信号が、ビアを通る際にまったく同じビアの遷移と長さを持つためです。 DDR3メモリグループの作成 記事を読む