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ピン、パート、差動ペアスワップによる配線の簡素化
PCBデザインで部品を配置するとき、その配置のためにコネクションが互いに交差することは珍しくありません。コネクションの多少の交差は、他のレイヤーへのビアや、少し長い配線を使用して対処できますが、次の図に示すような多くの交差がある場合、配線は非常に難しく、時間を要するものとなります。 多くの交差を含む、より複雑な配線の場合、PCB設計者は一般にデバイスピンやサブパートをスワップして、コネクションの交差数を減らします。ピンやパートスワップによりPCBでの交差は解消できますが、このような変更は回路図に反映させる必要があります。このホワイトペーパーでは、ピン、サブパート、差動ペアスワップによりコネクションの交差を減らして最適の配線を実現しながら、回路図とPCB間のデザインの同期を維持する方法につ いて説明します。 はじめに コンポーネントの最適な配置により、コネクションラインの交差を最小化するには、多くの作業が必要です。しかし、交差を完全に避けることは不可能です
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細心の配慮が必要な基板の領域
はじめに 現在、FPGAやマイクロプロセッサーなどの高度で多岐にわたるさまざまな半導体デバイスの格納には、一般的にボールグリッドアレイ(BGA)のデバイスパッケージが利用されています。チップ製造の技術的な進歩に足並みを揃えるため、埋め込み型設計向けのBGAパッケージはこの何年かで大きく進展しました。このパッケージは、標準的なBGAとマイクロBGAに分類できます。現在の技術では出口配線が原因となり、複数のI/O可用性に対する要求によって、経験の豊富なPCB設計者にさえ多くの課題がもたらされています。 そのなかでも、製造の失敗といった問題を引き起こすことのない適切な出口配線を確保しなければなりません。パッドやビアのサイズ、I/Oピンの数、BGAのファンアウトに必要なレイヤーの数、トレース幅のスペースなど、適切なファンアウト配線を行うには、いくつかの応用が必要になります。ま た、基板のレイヤー数をいくつにするかという問題もありますが、これは簡単に決められるものではありません
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問題のあるPDNにおける10項目の兆候
パワーインテグリティとは 「DCパワーインテグリティー」という言葉をそのまま受け取ると、ごく単純なトピックのように思われます。実際は、プリント基板上の各コンポーネントに、必要に応じて必要な電力(電流および電圧)を確実に供給する必要があるだけです。しかし、それはほんの表面的なことです。新たな現実はもう少し複雑です。ピッチの細かいデバイスパッケージを扱う仕事を始めると、前述のデバイスの製造上の制約や電力要件が、ほとんど容認されないものです。全ての電源ピンに必要な電流を得ることが難しいばかりでなく、複数の電源電圧を扱うことになります。つまり、レイヤー数の多いPCBが必要である場合以外は、さまざまなスプリットプレーンを通じてデバイスへの電力を得る必要があります。そしてそこにトラブルが発生するのです。 適切な電源分配ネットワーク(PDN)を計画し、設計する必要があります。多くの設計者にとって、PDNはPCB設計プロセスにおいて異質でやっ かいな部分です。実際のPDN構築はかなり要求が厳しく
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