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モータードライバー用PCBでPDN Analyzerを素早く開始 Altium Designer Projects モータードライバー用PCBでPDN Analyzerを素早く開始 前回のブログでは、 単一のICを使った単純なブラシ付きDCモーターコントローラーの設計について説明しました。比較的シンプルな基板ですが、両方のモーターがドライバーのチャンネル当たりの最大定格電流で動作している場合、最大4Aの電流を流します。このような単純な基板の場合は、トレースの長さと幅を調べ、オンライン電卓を使用して (または、ちょっとした計算をして)、トレースの電流密度を算出し、負荷への対応方法を確認することができます。ただし、より複雑な基板の場合は、たちまち面倒な状況になる可能性があります。電流を流すポリゴン、さまざまなトレース幅の混在、配線に沿ったコンポーネント、その他の複雑なPCB機能がある場合、基板が目の前の作業に対して十分かどうかを計算することが難しくなります。 銅箔層上の電流密度を視覚化できれば、より最適な設計を決定することができます。 これは、私がPDN Analyzerで非常に気に入っているところです。複雑な基板向けのセットアップには若干の作業が必要ですが、いったん完了すれば、回路基板の電流および電圧を最適化して、わかりやすく表示できます。マイクロコントローラーやFPGAに電力を供給するだけの場合でも、PDN Analyzerを使用すると、電流密度が高すぎたり、配線上の電圧降下が限界を超えている場所をすばやく視覚化できます。専門知識が不足している関係者に向けて、回路基板の視覚的なマップをすばやく作成して、潜在的な問題を強調表示することもできます。これにより、基板が予想どおりに動作するよう、仕様を少し変える (基板面積を広げる) 必要があるかもしれない理由を確認できます。 PDN Analyzerを初めて使用する読者の方には、ダウンロードしてそれに沿って説明を理解できるような基板を作成し、電力ネットワークを設定して、解析について説明し、ツールの使用方法を習得していただきたいと考えました。 Altium Designerのマニュアルには 初めての操作の例が記載されていますが、私が構築したモーターコントローラープロジェクトははるかに簡単で、基板上のすべてのネットの電力ネットワークをすばやく設定することができます。これにより、時間に追われている読者の方があっという間にツールを開始できることを願います。また、 PDN Analyzerの入門ガイドの完全版もあり、インストール、およびライセンス認証を行ってから利用できます。さらに、 PDN Analyzerのマニュアルもご利用になれます。 設定 PDN
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高速信号のための遅延調整：知っておくべきこと Thought Leadership 高速信号のための遅延調整：知っておくべきこと PCBにおける長さが一致したライン オシロスコープで2つの信号の読み取りを見ると、信号トレース間の長さ/タイミングの不一致が下流のゲートを不適切にトリガーすることがどのようにして起こるかがわかります。マスタークロック信号の伝達時間と、異なるコンピュータインターフェースで送受信されるデータの往復時間を見ると、状況はさらに悪化します。SDRAMは、スレーブデバイスにクロックを配置し、取得したデータと一緒にクロック信号を送信することで、この問題をうまく解決しています。一方、他のインターフェース（USB 3.0、SATAなど）は、データから直接クロック信号を抽出します。 私たちの残りの部分にとって、複数の並列インターコネクト、差動ペア内のトレース、そしてクロック信号の間での遅延調整は、データが正しい場所に正しいタイミングで到着することを保証します。長さ調整スキームを適用するには、単なる長さではなく、異なる信号/インターフェース標準での信号遅延時間を扱う必要があります。遅延調整の設計と信号を同期させるために知っておくべきことはこちらです。 遅延調整対長さ調整 長さ調整と遅延調整は基本的に同じ考え方を指します。目標は、一致したネット群内の信号トレースの長さを同じ値に設定することです。この考え方の目的は、すべての信号がある制約されたタイミングの不一致内で到着するようにすることです。一致したグループ内で二つの信号トレースが不一致の場合、通常の方法は、より短い信号トレースにいくつかの迂回を追加することによって遅延を追加し、信号を同期させることです。 トロンボーン、ノコギリ波、アコーディオンの迂回は、トレースに遅延を追加する典型的な方法です。 クロック信号と複数の信号線の間、差動ペア内、またはクロック線がない複数の差動ペア間で遅延調整を適用する場合でも、信号の特定のタイミング許容範囲を知る必要があります。SerDesチャネルの差動ペア受信機とコンポーネントでは、各信号間で許容される長さの不一致を決定する制限要因は、信号の立ち上がり時間とインターコネクト内の伝播遅延です。 異なるデータレートで動作し、 異なる信号規格を使用するインターフェースは、異なる許容される長さまたはタイミングの不一致を指定します。これらの不一致値は通常、FR4上で作業していると仮定していますが、異なる誘電率定数を持つ基板上でのより専門的な設計は、異なる長さマッチングの制約を伴います。ボードのI/Oチャネルを計画する際には、ボードの許容される長さの不一致値を調べ、この許容される不一致をタイミングの不一致に変換する必要があります（下記の方程式を参照）。 タイミングの不一致を扱う タイミングの不一致を長さの不一致の代わりに扱うことは、遅延調整の中心的な考え方です。長さの不一致のみを考慮するPCB設計ソフトウェアを使用している場合は、特定の基板に対して正しい長さの不一致を計算する必要があります。長さの不一致は、特定の基板での信号速度（単位：in./ps）にタイミングの不一致を乗じたものに等しいです： 信号速度の方程式（単位：in./ps） 一般に、 誘電率が大きい基板は信号速度が低下し、これにより2つの信号間の許容される長さの不一致が増加します。同様に、標準コンポーネントを過剰に駆動している場合、立ち上がり時間が短くなり（スルーレートが高くなり）、タイミングに対する制約も厳しくなります。一次近似として、信号の立ち上がり時間を半分にすると、許容されるタイミング制約も半分に切り下げるべきです。 許容される不一致は、通常、立ち上がり時間ではなく、クロック周期の許容誤差の観点で定義されます。与えられたクロック周期において、許容される長さの不一致は信号速度に反比例します。誘電率（例えば、FR4）を仮定して引用される長さの不一致がある場合、 特定の基板材料の信号速度を使用して長さの不一致を変換する必要があります。 差動ペアにおける位相の不一致 「位相ミスマッチ」という用語は、長さ調整や遅延調整と同じ文脈で使われることがありますが、 差動ペアを扱う際に重要な影響を及ぼします。差動ペアのルーティングでは、異なるペアが変則的に配置されたビアを通過する必要がある場合など、ペアの各端が非結合状態になる短い領域が生じることがあります。これは、ペア全体の長さが不一致であることに加えて、一致させる必要がある複数のペアがある場合もあります。
伝送線路においてインピーダンス整合が重要な理由 伝送線路におけるインピーダンス整合の重要性 これらのトレースにおける伝送線の臨界長をご存知ですか？ デジタル信号であれアナログ信号であれ、ソース、伝送線、負荷間で インピーダンスを一致させる必要があるでしょう。伝送線においてインピーダンスマッチングが重要な理由は、線を下って送られる5Vの信号が受信側で5Vの信号として認識されるようにするためです。伝送線のマッチングが重要な理由を理解すれば、これをいつ、ドライバー側または受信側のどちらで行う必要があるかを理解し始めることができます。 インピーダンスマッチングについて話すとき、ドライバー、伝送線、受信機のインピーダンスを同じ値に設定することを指します。これは通常、単終端伝送線の場合は50オームですが、差動信号規格ではインピーダンスマッチングのために異なる値を指定する場合があります。ここでは、伝送線におけるインピーダンスマッチングがなぜ重要なのか、そしてPCB内接続で一貫したインピーダンスを実装する方法について説明します。 インターコネクトがインピーダンスマッチされる3つのケース 伝送線におけるインピーダンスマッチングの目的は、インターコネクト全体にわたって一貫したインピーダンスを設定することです。ドライバー、受信機、および伝送線のインピーダンスが一致している場合、いくつかの重要なことが起こりますが、これについては以下で説明します。伝送線においてインピーダンスマッチングが重要である理由を議論する際には、以下のケースを取り上げるべきです： ドライバー、線、および受信機が同じインピーダンスにマッチしている。これは完全なマッチングのケースと考えることができます。この場合、線の入力または出力で反射がなく、最大の電力が受信機に下流へと伝達されます。信号の電圧は、散乱損失、吸収、および DCおよびスキン効果の損失のためにのみ減少します。 ドライバーと受信機がマッチしているが、線がマッチしていない。この場合、信号が伝送線に導入されるとすぐにいくらかの反射が発生します。言い換えると、線がドライバーにマッチしていない場合、供給された信号の一部がドライバーに反射されます。これは、一部の電力が伝送線に伝達されるのを効果的に防ぎます。同様に、受信機の端で反射が発生し、信号がドライバーに戻ります。 入力インピーダンスは、ドライバーから受信機へ 最大電力が伝達されるかどうかを決定します。短い伝送路の場合、伝送路のインピーダンスは、伝送路が非常に短いときに負荷のインピーダンスのように見えます。 この重要な長さについては別の記事で取り上げられています。次の方程式を使用して、正確な入力インピーダンス（最初の信号反射後の伝送路のインピーダンスとして定義）を決定できます： 損失のあるおよびない伝送路の入力インピーダンス ドライバー、受信機、および線はすべて不一致です。この場合、伝送路の長さは関係ありません。信号が線を伝わるにつれて連続的な反射が発生し、受信機によって見られる電圧の望ましくない階段状の増加が生じます。ドライバーと受信機が不一致であるため、たとえ線が非常に短くても、ドライバーから受信機へ最大電力を伝達することはできません。 伝送路におけるインピーダンスマッチングの重要性：反射 ドライバーと伝送路がマッチしている場合、伝送路の入力での反射を抑制できます。しかし、この場合、ラインが受信機にマッチしていないと、受信機で反射が発生します。同様に、ラインがドライバーと受信機のどちらともマッチしていない場合、反射により一部の信号が実質的に失われます。ライン、ドライバー、受信機のインピーダンスを同じ値に設定することで、信号が受信機に伝達されることを保証します。 インターコネクトの二つの部分の間のインターフェースでのインピーダンスマッチングは、そのインターフェースでの反射を防ぎます。インピーダンスの不連続性（つまり、ドライバー-ラインインターフェース、またはドライバー-ソースインターフェース）で反射が発生すると、信号レベルに急激な変化が生じ、 過渡応答がインターコネクトで生じます。結果として生じる反射は、望ましい信号レベルの上に重ねられたリンギング（つまり、オーバーシュート/アンダーシュート）として現れるほか、デジタル信号では階段応答も可能性があります。反射は、デジタル信号かアナログ信号かによって、別の問題を引き起こします。 デジタル信号での反射 不整合伝送線路での繰り返し反射は、受信機と送信源で見られる電圧に階段状の応答を生じさせることがあります。この階段状の応答は、信号レベルの徐々な増加（下記の例を参照）や、上下に階段状の応答として現れることがあり、どちらも後続の入力信号に干渉します。その結果、受信機で見られる電圧は時間と共に変動することがあります。下記の例で示されているように、各反射で生じる電圧変化の上に典型的な過渡応答は明確さのため省略されています。
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