PCB 및 패키지 디자인을 위한 224G PAM-4 채널

2023년과 2024년을 기준으로, 데이터 센터 아키텍처에서 다음 데이터 속도의 두 배 증가는 우리를 시리얼 데이터의 레인당 224 Gbps로 이끌고 있습니다. 이 데이터 속도의 두 배 증가는 클록을 직접 두 배로 늘리는 것이 아니라, 더 높은 차수의 4단계 펄스 진폭 변조(PAM-4)를 통해 보드율을 두 배로 늘림으로써 달성됩니다. PAM-4를 구현하기로 한 결정은 필요한 채널 대역폭을 늘리지 않고도 데이터 속도를 확장하기 위해 필요합니다.

우리는 112 Gbps 데이터 속도를 넘어서 디지털 데이터를 전송하는 데 이진 RZ/NRZ 신호가 더 이상 유용하지 않은 고속 시리얼 링크의 개발에서 흥미로운 시기를 목격하고 있습니다. 112G RZ/NRZ 신호 사용은 56 GHz의 대역폭을 요구하며, 이 속도에서 클록을 두 배로 늘리면 PCB와 패키지가 지원할 수 있는 것을 넘어서 대역폭을 두 배로 늘려야 합니다. PCB 인터커넥트와 패키지 인터커넥트는 고속 시리얼 링크에서 두 가지 주요 대역폭 제한 요소입니다.

이제, 갑자기 자신이나 회사가 PCB나 패키징에서 224G 채널로 작업하게 되었다면, 이 글은 이러한 채널이 물리적으로 및 신호 무결성 측면에서 어떻게 보이는지 보여줄 것입니다. 이 글을 마치면 우리가 더 높은 데이터 속도를 얻기 위해 단순히 클록 속도를 증가시킬 수 없는 한계에 도달했음을 이해하게 될 것입니다.

56 GHz에서의 광대역 채널 디자인

현재 개발 중인 224G 제품 클래스는 PAM-4, 즉 네 신호 레벨을 가진 비트 스트림을 사용합니다. 이는 인터커넥트를 통해 전송되는 단위 간격(UI)당 두 비트와 동일합니다. 이것은 반환 손실과 삽입 손실 측면에서 측정된 최소 56 GHz의 필요 채널 대역폭 및 수신기 대역폭을 설정합니다.

PCB에서 채널 디자인의 전체 목표는 최대한 높은 주파수까지 TEM 모드 전파를 유지하는 것이며, 적어도 56 GHz의 Nyquist 주파수를 초과하는 것입니다. 관련 목표는 가능한 한 낮은 그룹 지연 분산을 보장하는 것으로, 이는 위상 왜곡을 최소화하고 신호 에지 속도 왜곡을 최소화합니다. 낮은 Dk/Df 기판 재료를 사용할 때, 고주파에서 세 가지 주요 대역폭 제한 요소가 있습니다.

• 비TEM 모드의 여기 - Dk와 기하학에 의해 결정됨
• 구리 거칠기로 인한 인덕턴스로 인한 임피던스 불일치 - 기하학과 구리에 의해 결정됨
• 과도한 그룹 지연 분산 - 주파수의 함수로서 Dk의 변화에 의해 발생

대부분의 인터페이스에서는 대부분의 PCB에서 비TEM 모드 전파에 대해 걱정할 필요가 없습니다. 이는 비TEM 모드 전파가 전송선의 기하학적 형태와 기판의 Dk 값에 따라 대략 50-100 GHz에서 시작되지 않기 때문입니다. 디지털 세계가 RF 세계에서 본 것처럼 이 도전과제를 다루기 시작한 것은 최근까지만 해도 아니었습니다.

TEM 대 비TEM 모드 전파에 대해 왜 신경 써야 할까요? 그 이유는 어떤 고주파에서는 광대역 신호에 의해 첫 번째 TE 또는 TM 모드가 활성화될 것이기 때문입니다. 바로 그 주파수에서 새로운 모드가 활성화되어 전송선을 따라 전파하기 시작할 때 큰 임피던스 불연속이 발생합니다. TE 또는 TM 모드 활성화에 해당하는 주파수에서 바로 큰 임피던스 불연속은 56 GHz에서 주요 대역폭 제한 효과입니다. 이것이 56 GHz 전송선이 일반적으로 HDI이며 더 작은 폭과 유전체 두께를 사용하는 이유입니다.

• 비TEM 전파를 제공하는 모드 선택적 전송선에 대해 자세히 알아보기.

광대역 TEM 전송선을 설계할 때, 광대역에서의 성능을 특성화하기 위해 여러 신호 무결성 지표를 사용할 수 있습니다. 일반적으로 이러한 지표는 (중요도 순서대로) 다음과 같습니다:

• 반사 손실 및 삽입 손실
• 임펄스 응답
• 아이 다이어그램 및 BER
• COM 및 ILD

일반적으로 채널 규정 준수를 살펴보기 시작하는 첫 번째 장소는 S-파라미터입니다. 56 GHz까지의 채널에 대한 바람직한 S-파라미터는 아래에 나와 있습니다. 여기서 우리는 적어도 56 GHz까지 모든 주파수에서 -10 dB 이하의 반사 손실을 선호합니다. 해당하는 낮은 손실도 IC 기판/패키지에서 바람직합니다.

이러한 수준의 고속 디지털 채널 자격은 일반적으로 약 3~5 GHz 이상에서 필요합니다. PCB와 패키지의 길이 척도로 인해, 이 주파수 범위에서는 패드, 비아, BGA의 볼과 같은 작은 구조물이 입력 임피던스에 눈에 띄는 편차를 생성하기 시작합니다.

이제 설계 요구 사항을 알았으니, 적어도 56 GHz 대역폭을 제공하도록 설계된 패키지와 PCB에 영향을 미치는 다양한 요소를 살펴보겠습니다.

물건은 어디에 배치되나요?

224G 아키텍처는 직렬 링크가 요소들 사이의 밀접한 배치를 요구합니다. 패키지 내부에서는 물건들이 분명히 매우 가깝게 배치됩니다. PCB에서는 사용할 수 있는 세 가지 가능한 아키텍처가 있습니다.

패키지와 PCB의 채널이 더 많은 손실을 입을수록, 수신 패키지는 송신 패키지에 더 가까워야 합니다. 구성 요소들은 대부분 필요한 상호 연결을 완료하기 위해 칩 근처 또는 패키지 내 모듈로 나타납니다. 이러한 요소들을 더 가깝게 배치하면 전체 삽입 손실을 줄일 수 있지만, 그러면 채널이 반환 손실에 의해 지배되게 됩니다.

시스템이 반환 손실에 의해 지배되도록 유지하기 위해서는 재료와 수직 전환들이 주요 문제이지만, 대부분의 사람들은 왜 그런지 정말로 이해하지 못합니다. 이러한 주파수에서는 삽입 손실 때문에 재료가 중요하며, 이것이 Dk, 구리 거칠기, 그리고 트레이스 길이 사이의 상호 작용이 있는 이유 중 하나입니다.

트레이스 길이, Dk, 그리고 구리 거칠기

PCB 라미네이트 또는 패키지 기판 재료의 낮은 Dk 값은 두 가지 이유로 필수적입니다:

• 더 넓은 트레이스를 더 얇은 층에 허용합니다
• 낮은 Dk는 주어진 기하학에서 TEM 차단 주파수를 증가시킵니다

첫 번째 포인트는 스킨 효과를 줄여 대역폭을 확장합니다. 또한 차동 크로스토크를 줄입니다. 이 결과를 지원하는 시뮬레이션 데이터를 보려면 차동 크로스토크에 관한 다른 기사를 확인하세요. 이 기사의 그래프 세트에서 두 양을 계산했으며 아래 표에서 효과를 요약했습니다.

구리 거칠기는 두 가지 방식으로 대역폭 제한 요소로 나타납니다:

• 낮은 손실 탄젠트 라미네이트에서 구리 거칠기는 지배적인 손실 메커니즘입니다
• 구리 거칠기는 주파수가 증가함에 따라 임피던스에 유도적 추가를 생성합니다

두 효과 모두 패키지와 PCB에서 상호 연결이 상당히 짧아야 함을 요구합니다. 두 번째 효과는 56 GHz 범위의 매우 높은 주파수에서 전송선 임피던스 매칭이 매우 어려운 주요 이유 중 하나이며, 다른 요인은 Tx 또는 Rx 패키지/버퍼의 기생성입니다.

그러므로 분명히, 우리는 낮은 Dk와 더 매끄러운 구리를 선호합니다. 낮은 Dk는 더 얇은 층에 더 넓은 트레이스를 허용하므로 구리 손실을 극복하는 데 도움이 됩니다. 이는 스킨 효과로 인한 임피던스의 유도적 기여를 줄이고, 반환 손실 스펙트럼에서 볼 수 있는 대역폭 한계를 확장하는 데 도움이 됩니다. 또한 BGA 패키징과 PCB에서 TEM 대역폭을 확장하는 비아 전환에서 원통형 공진에 해당하는 주파수를 증가시킵니다. 이것이 높은 주파수에서 낮은 Dk가 바람직한 주요 이유입니다.

반환 손실이 지배할 때의 손실 요인들

반사 손실이 지배적일 때, 우리는 상호 연결을 따라 임피던스 불일치를 생성하는 요소를 제거해야 합니다. 위에서 설명한 것처럼 더 부드러운 구리와 낮은 Dk 값을 사용하는 것과 같습니다. 패키지와 PCB 모두에서 주요 반사 손실 요인은 비아를 통한 수직 전환입니다. PCB와 패키지는 수직 전환을 위해 비아를 사용합니다. 패키지는 단지 범프에서 볼로의 상호 연결의 일부로 수직 전환을 사용하며, 결국 BGA 패키지의 하단에 있는 볼아웃에 도달합니다.

위의 메시를 보면 패키지에서 PCB로 이동하는 차동 비아에 대해 이미 많은 가능한 매개변수를 찾아낼 수 있으며, 주어진 설계에서 포함되고 최적화되어야 합니다. 목록을 작성하면 다음과 같습니다:

• 비아의 드릴 직경
• 비아의 길이
• 패드 직경
• 앤티패드 직경
• 전환에서 통과하는 레이어 수
• 비아 스타일 (블라인드, 매립, 관통 홀, 스킵 비아)
• 유전체의 Dk 및 Df 값
• 각 레이어의 두께
• 스티칭 비아의 수와 위치

이것은 전송선을 설계하기 위해 사용된 세 가지 매개변수에 비해 엄청난 매개변수 목록입니다. 이것은 매우 높은 주파수에서 광대역 비아 설계가 어려운 이유 중 하나입니다. 비교적으로, 전송선은 56 GHz 대역폭까지도 설계하기가 꽤 쉽습니다.

56 GHz에서의 전송선 옵션

디지털 신호로 56 GHz에서 작업할 때, 라우팅 유형이 매우 중요합니다. 설계자는 트레이스가 마이크로스트립, 스트립라인 또는 동축 평면 도파관 구성에서 라우팅될지 선택해야 합니다. PCB에서는 실용적인 목적으로 이들 중 어느 것이든 사용할 수 있습니다. 패키지에서는 종종 차동 동축 평면 스트립라인 도파관 구성을 보게 되는데, 이것은 스킵-레이어 라우팅으로 알려져 있습니다.

아래 표는 PCB와 패키지에서 차동 쌍 라우팅을 위한 다양한 옵션을 보여줍니다. 우리가 반사 손실이 지배적인 채널로 작업하고 있으며, 라우팅이 밀집되어 있어 크로스토크가 큰 문제가 된다는 것을 기억하세요. 아래 옵션은 피부 효과 임피던스 기여도와 크로스토크 측면에서 다양한 장점을 보여줍니다.

위 표는 패키지와 PCB 모두에서 볼 수 있는 다양한 옵션을 비교합니다. 마이크로스트립과 스트립라인에서 차동 공평파 도파관의 사용은 매우 높은 대역폭을 가질 수 있는 일종의 동축 도파관을 만듭니다. 이 공평파 도파관 라우팅과 차동 스트립라인 라우팅 사이의 융합은 스킵 레이어 라우팅이라고 불립니다.

스킵 레이어 라우팅 생성 방법

아래에 표시된 스킵 레이어 라우팅의 단면도는 그림의 세 패널에서 나타난 세 가지 옵션을 사용합니다. 이 라우팅 스타일의 공통적인 특징은 차동 쌍을 따라 배치된 비아 펜스입니다.

아래에 표시된 상단 뷰는 차동 스트립라인을 따라 비아 펜스의 일반적인 간격 조건을 보여줍니다. 이것은 RF 인터커넥트를 위한 단일 종단 공평파 도파관에 대해 볼 수 있는 같은 유형의 간격 조건입니다. 비아 간격과 피치를 가깝게 배치함으로써, 구조는 차동 동축 구조를 근사합니다.

다른 이유로 비아 펜스가 사용되는 것은 차동 쌍 주변의 전자기장을 제한하여 차동 크로스토크를 줄이기 위해서입니다. 아래 데이터는 교차 스킵 레이어 라우팅 배열이 가장 낮은 차동 크로스토크를 보여줍니다. 두 개의 다른 레이어에서 교차하여 차동 쌍 사이의 간격을 증가시키면 차동 크로스토크가 낮아집니다.

위의 내용은 IC 기판 내부의 112G 및 224G 연결에 사용되는 패키지 스타일을 보여줍니다. 그러나 이러한 고주파수에서 광대역 신호 전송을 지원하는 PCB를 설계해야 할 때, 위의 라우팅 스타일도 적합합니다. 사실, FEXT 억제 때문에 스트립라인 라우팅을 어차피 사용하기 때문에 스트립라인과 함께 스킵 레이어 라우팅을 사용하는 것이 합리적입니다.

224G PAM-4에서의 레이어 전환

위에서 언급한 이유로 비아를 통한 수직 전환은 도전적입니다. 임피던스 설계가 어려울 뿐만 아니라, 레이어 전환을 따라 수직으로 TEM 전파를 유지하도록 비아도 설계되어야 합니다. 이것이 바로 우리가 밀집 간격을 가진 HDI 디자인을 선호하는 또 다른 이유입니다.

아래 데이터는 BGA 패키지의 볼 피치에 따른 IC 기판의 대략적인 TEM 컷오프 주파수를 보여줍니다. 볼 피치가 0.8 mm인 패키지에서 59 GHz에서 TEM 전파가 끝나고 고차 모드가 활성화되어 56 GHz 채널에 대한 안전 여유가 사실상 없음을 볼 수 있습니다. 이것이 우리가 더 작은 볼 피치를 선호하는 이유입니다: 이것은 TEM 모드 전파의 컷오프 주파수를 증가시킵니다.

저보다 경험이 많은 일부 디자이너들은 차동 쌍에서 스티칭 비아가 의미가 없으며 스티칭 비아가 필요하다는 것은 신화라고 말할 것입니다. 여기서, 차동 쌍에 스티칭 비아가 절대적으로 필요하지만, 그 이유는 단순히 어떤 반환 경로를 제공하기 위해서가 아닙니다. 그 이유는 점차 더 높은 주파수까지 TEM 모드 전파를 보장하기 때문입니다. 볼 피치와 따라서 스티칭 비아 피치가 작을수록 TEM 모드의 컷오프가 높습니다. 포장 디자이너들은 이 사실을 오랫동안 알고 있었지만, 고속 PCB 전문가들의 구세대는 이 사실을 이해하지 못하는 것 같습니다.

우리가 이전에 스킵 레이어 라우팅 주변에 스티칭 비아를 사용했던 것처럼, BGA 패키지의 아랫면에서도 같은 방법을 사용합니다. 이유는 TM 대역폭 제한 내에서 차동 크로스토크를 줄이기 때문입니다. 이는 구형 고속 설계자들이 터무니없다고 할 수 있지만, VPX 백플레인 디자인 세계는 이를 오랫동안 알고 있었습니다. 패키지 디자이너들도 이 사실을 이해하고 있으며, 그들은 이를 볼아웃 디자인에 적용합니다.

더 고급 변조가 높은 대역폭의 열쇠입니다

28 GHz 나이퀴스트 이상, 실질적으로는 56 Gbps NRZ/RZ 신호 이상에서, TEM 컷오프와 거칠기는 주요 대역폭 제한 요소입니다. 업계는 매우 낮은 층 두께를 가진 서브-Dk = 3 재료뿐만 아니라 더 고급 처리를 향해 나아가고 있으며, 이는 패키지와 PCB에서 더 높은 TEM 컷오프를 가능하게 할 것입니다. 그러나 구리 거칠기 문제는 여전히 남아 있으며, 단순히 클록 속도를 두 배로 늘려 데이터 속도를 두 배로 늘릴 수는 없을 것입니다.

따라서, 다음 데이터 속도 두 배 증가는 >4 신호 레벨을 가진 더 고급 PAM으로 이동하는 것을 요구할 것으로 예상합니다. 예를 들어, PAM-8을 사용하면 UI당 3비트를 전송하고, 448G 채널의 나이퀴스트 주파수는 74.67 GHz가 될 것입니다. 이러한 고차 변조는 다음 데이터 속도 두 배 증가의 열쇠가 될 수 있습니다; 예를 들어, PAM-16은 UI당 4비트 데이터 속도 두 배 증가를 가능하게 하고, 56 GHz 대역폭만으로 448G 데이터 전송을 가능하게 하지만, 매우 압축된 노이즈 마진을 가지게 될 것입니다.

다음 데이터 속도 두 배 증가를 가능하게 하는 기술이 무엇이든, PCB 디자이너와 패키지 디자이너는 Altium Designer®의 고급 디자인 기능으로 이러한 시스템과 그 이상을 만들 수 있습니다. 현재의 교차 분야 환경에서 협업을 구현하기 위해, 혁신적인 기업들은 Altium 365™ 플랫폼을 사용하여 쉽게 디자인 데이터를 공유하고 프로젝트를 제조에 투입하고 있습니다.

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