Gigabit 以太网 101：基础到实施

在任何重大硬件项目的系统级规划阶段，通常至少会包括一个以太网通信链接作为标准选项，我们将深入讨论电路板上的这个以太网接口。在我的Altium社区中，如何实现以太网的问题每隔几个月就会出现一次。通常会有一些关于阻抗的通用答案，但没有人能提供一个从头到尾覆盖一切的绝佳资源。如果你准备在你的电子电路设计中添加以太网，尤其是千兆以太网，并且需要快速了解以太网，这份指南正是你所寻找的。

在我们开始之前，这不是一个项目文章 - 我们不会在这个项目中构建一个完整的解决方案。然而，我知道每个人都喜欢看到一个原理图，而不仅仅是阅读技术信息的页面，所以我在GitHub上添加了一个使用Microchip KSZ9131RNX千兆以太网收发器PHY的实现示例原理图。我们稍后会讲到PHY是什么，但是，我知道如果读者能看到一个原理图并将文章应用于此，可能会更容易理解。这篇文章中有这些原理图的截图。然而，用Altium Designer®查看这些原理图比作为博客中的图片要容易得多。

以太网协议在1980年代被标准化，并且从10M速度迅速发展到10G+比特/秒。以当今的技术，如果使用铜电路线（双绞线）作为物理传输介质，快速以太网（100BASE-TX）和千兆以太网（1000BASE-T）都是相当标准的。另一方面，如果偏好使用光纤电缆，则可能实现超过10 Gbit/s的通信带宽。应该注意的是，这些传输速率是理论上的最大数字。总会有瓶颈限制实际吞吐量，例如控制器和/或处理器速度，以及由不精确的PCB布线引起的不利影响（包括串扰、阻抗不匹配和最大走线长度）。我们将在文章的最后部分讨论PCB布局和布线考虑事项，届时我们已经了解了千兆以太网的工作原理及其所需的电路组件。

您可能已经对实现千兆以太网有所了解，也许您甚至已经成功实现了一个工作中的千兆以太网接口，或者这可能是您第一次深入高速数字接口设计。本文旨在作为设计师的指南，从理论基础到原理图和布局设计的实践方面。即使您是数字接口方面的专家，本文也可能作为检查清单或理论提醒而有用。您应该知道，为了提高本文的可读性，某些部分可能不会描述某些块或组件，但这些空白将在后续部分中填补。

千兆以太网基础

在直接跳入硬件设计之前，了解从现实世界到控制器的网络视角下传输的数据类型可能会有所帮助。一个通用的7层OSI模型被普遍用于指定所有通信协议的帧结构，而根据IEEE802.3标准定义的以太网，将OSI模型的一些层合并为仅四层，如图1所示。

硬件设计师感兴趣的领域是“物理层”（以太网PHY）和“数据链路层”，而其他层主要是固件开发人员、网络堆栈库和应用开发人员以及网络安全专家感兴趣的。按定义，扭曲对铜电路以太网电缆阻抗是物理层的一部分，直到它到达一个设备。在数据链路层，数据被分解成可以被嵌入控制器的网络堆栈理解的格式。简单来说，物理层类似于承载邮件的道路和卡车。相比之下，数据链路层对应于有地址信息的信封，需要区分每一件邮件。我们将在文章后面进一步详细解释这些网络层是如何与等效的IC级信息对应的。

为什么选择千兆以太网？

一旦审视了以太网协议演进的历史，每一代带来的显著速度提升就显而易见。考虑到电路板硬件的速度和带宽能力，选择实现到现代设计中的代是千兆以太网。当涉及到不同的介质，比如说您选择WiFi以避免需要以太网电缆时，与以太网相比有一些优势和劣势，如下例所示。

• 速度：按照IEEE 802.11g标准运作的WiFi的最大理论速度为54 Mbps，与100 Mbps的以太网或千兆以太网速度不可比拟。然而，按照IEEE 802.11ac标准运作的WiFi提供的理论速度高达3.2 Gbps，这是千兆以太网速度的三倍。应当注意，WiFi适配器和接入点必须都与802.11ac兼容，通信才能达到这种传输速度。WiFi链接的理论速度在现实世界中往往无法实现，因为我们很少能在设备之间拥有完美的视线。
• 可靠性：有线连接可能被布置为一种点对点网络，除非存在电缆断裂或插座故障，否则网络流量不太可能中断。这使得有线网络操作在速度和延迟方面高度一致。另一方面，WiFi容易受到其他无线设备的干扰以及由于大气条件和建筑墙壁等障碍物效应导致的信号衰减。湿度的简单变化可以极大地影响速度，因为无线信号会被大气中的水分衰减。理论和实际速度差异也受到可靠性的影响，使用WiFi时这种差异更为明显。
• 安全性：WiFi通过空气传输其流量，这意味着范围内的接收器可能很容易捕获网络活动，除非流量被强密码保护/用已知安全算法加密。使用有线连接时，您的流量可能更安全，因为更难检测到拦截。
• 使用便利性：如果您不喜欢受限于使用电缆，或者您在一个铺设电缆成问题的地点操作，那么选择WiFi可以使网络连接更加自由地可用。

除了在设计物联网设备时，硬件设计师通常会使用以太网接口与其他系统通信，特别是用于传输大量监控数据和文件。以太网的可靠性和速度难以匹敌，这种可靠性和速度简化了工程决策以及电路板硬件和固件的开发。使用有线连接还有另一个优点：如果设备没有无线传输，作为非故意辐射器的设备的认证成本可以大大降低。

那么，使用USB接口代替以太网连接怎么样呢？您可能会这样想。它们都使用有线连接，随着USB技术的最近进化，USB 3.x标准接口的速度等级与千兆以太网相似或更高（USB 3.1：~10 Gbps）。那我们是否应该用USB 3.x替换所有的以太网设备呢？在做出选择之前，想想您是否愿意接受以下情况：

• 更短的电缆长度（几米而不是以太网的约100米）
• 点对点连接而不是多点连接
• USB不提供典型的网络功能，因此将数据推送到远程的web/数据库/文件服务器是一个挑战。

如果你能接受这些限制，那么为什么不尝试使用USB3.x而不是以太网呢？请注意，这些限制并不是为了贬低USB3.x技术；你选择USB还是以太网，取决于你的特定应用需求。

对于以太网来说，使用光通信链路而不是铜缆是一个游戏规则的改变者，这个选项几乎扩展了所有的速度、延迟和电缆长度限制。然而，光纤千兆以太网是另一个话题，本文不会涉及。

以太网是一种非常方便的技术，允许直接访问标准网络协议和系统。如果你的设备连接的网络允许访问互联网，那么将数据推送到远程服务器，如云服务提供商，在软件/固件开发方面相对是一个简单的实现。以太网允许你利用现有的基础设施。WiFi提供了很多便利，但也带来了风险和代价，这些可能对你的应用来说是可接受的或不可接受的。USB是许多设备上都有的普遍标准。然而，你的设备需要与主机或客户端设备近距离连接，这通常需要在该设备上安装自定义软件，以提供与你正在开发的产品的通信。以太网并不总是问题的正确答案，但它往往是一个好答案。

深入了解RJ-45连接器

自古以来，RJ-45型插座和带有双绞铜缆的插头就被用于以太网接口。最常见的电缆结构是“非屏蔽双绞对（UTP）”，根据最大载波频率从第1类（Cat1）到第8类（Cat8）进行分类。载波频率决定了传输速度，为了获得正确的速度，对于千兆以太网，应始终使用Cat5或更高级别的电缆。

提示：在为PCB选择RJ-45插座时要注意，一些插座有低调选项，这将需要在连接器下方切割电路板。另外，请注意，一些RJ-45插孔包括所需的以太网磁性终端电路（称为Bob Smith终端）集成在连接器中（有时称为MagJack连接器）。

如图2所示，UTP电缆有四对双绞线，每对分配一个正信号和一个负信号。虽然10/100 Mbps以太网只使用两对线，但千兆以太网使用所有四对线进行全双工通信，并且与快速以太网不同，千兆以太网使用的四对线都是双向的。此时，可能会有两个问题浮现在脑海中：为什么他们使用双绞对，以及为什么每对线都有一个正信号和一个负信号？

简短的答案是，这两个特性都用于减少电磁辐射和干扰的影响。捆绑在一起的平行电缆（未双绞）可能很容易相互注入噪声，因为电缆作为一个载流电感器并产生磁场。差分传输技术是防止这种磁场效应的绝佳起点，因为这种方法使用两根电缆，一根用于原始信号，另一根用于信号的反向副本，每根都诱导出一个相等且相反的磁场，从而相互抵消。

尽管差分接收器天生就能抵抗共模噪声，但如果正信号和负信号电缆与噪声源的距离不等，共模噪声可能会转变为差分模式噪声。通过将正负信号对绞在一起，可以解决这个问题。这确保了它们在整个电缆长度内彼此靠近。这种技术的一个变体，差分对布线，是PCB布局中用于关键信号的广泛技术。

在高速通信中观察到的另一个问题是信号反射。如果信号路径上存在任何阻抗不匹配，最大功率将不会传递到那一点之后，一部分信号能量将被反射回源头。如果较长电缆和/或PCB走线的阻抗没有很好地匹配，信号质量可能会降低到导致通信失败的程度。

总之，UTP电缆有四对平衡扭绞对，它们具有100欧姆的特性阻抗以减少反射，并且它们以不同的转数比扭绞以减少对之间的串扰。行业正在尽其所能进行电缆制造，本文将指导您如何获得最佳的PCB布局，以避免任何信号噪声或损失的副作用。

在PCB中解读以太网信号

即使我们谈论的是高速数字接口，说现实世界是一个“模拟”环境也不为过。沿着电缆传输的所有信息都必须根据所需的控制器协议适当地数字化，无论其架构如何。记住OSI模型和以太网协议的层次，第一层是“物理层”（PHY），它从电缆开始，一直到PHY IC设备接收/传输调制的现实世界信号。PHY IC是以太网接口的收发器，根据协议处理编码/解码操作，并包括用于连接的传输介质（即，在千兆以太网的情况下为UTP电缆）的“介质依赖接口（MDI）”。

第二层是“数据链路层”，它是通过媒体访问控制器（MAC）实现的，MAC是PHY和微处理器之间的中间控制器，其固件中包含了网络堆栈。PHY完成对信号位的处理后，会直接通过“介质独立接口（MII）”将它们发送给MAC控制器，MAC控制器根据定义的协议创建并验证帧结构。PHY使用MDI进行RJ-45连接。MII用于PHY和MAC之间的接口。

硬件设计师在将千兆以太网接口集成到他们的系统中时，通常有三种选择：

• RJ-45   独立的PHY IC  独立的MAC IC  MCU/MPU/FPGA
• RJ-45   独立的PHY IC  集成MAC的MCU/MPU/FPGA
• RJ-45   以太网控制器/桥接器（PHY和MAC）  MCU/MPU/FPGA

由于千兆位以太网接口（1/10+Gbps）的数据吞吐量要求如此之高，对于没有集成MAC的处理单元，需要如PCI、PCIe、USB3.x或16-/32位并行总线这样的高速总线。大多数高端微处理器和系统级芯片（SoC）（例如，NXP i.MX6和i.MX8，Xilinx Zynq-7000 SoC，TI Sitara）都集成了千兆位MAC控制器，以内部处理高带宽数据传输进入网络堆栈。相比之下，一些中端MCU（例如，ST STM32F4和许多其他ARM Cortex系列，或Microchip PIC32M）具有10/100 Mbps嵌入式以太网MAC。虽然我们提到了第三种选择，但在单一封装中找到千兆位PHY和MAC的组合并不容易。因此，我们仅出于完整性考虑包含了这个选项；例如，市场上有Microchip LAN7430和LAN7850可供选择。另外，Intel 825xx系列是另一个选项，但通用供应商不常备存这些产品，且可用性受最小订单数量（MOQ）和保密协议（NDA）的限制。另一方面，对于10/100 Mbps选项，您可以在许多业余级电子板上找到这些设备，如ENJ2860、ENC424J600和W5100/W5500，它们支持串行外设接口（SPI）总线。

一般来说，如果处理单元具有足够的MAC接口（MII）来满足设计所需的千兆位接口数量，我们列出的第二个选项总是首选。即使处理器侧的MAC接口数量有限，如果所有以太网接口在相同的网络保密级别上操作，使用IC级以太网交换机也可以解决任何问题。国防工业的使用可能需要出于安全原因对接口进行物理分离。基于我们到目前为止所涵盖的信息，我们选择了一个将基于使用离散PHY和集成MAC的设计示例。

在进一步讨论之前，让我们看看哪些供应商通常备有流行的离散千兆位PHY和MAC IC。请注意，具体的选择标准和对它们的特性考虑将在接下来的部分中介绍。适合的设备有KSZ9031、KSZ9131、VSC8211和VSC8501（均来自Microchip/Microsemi）、ADIN1300（Analog Devices）、MAX3956（Maxim）和DP83867（Texas），这些都是常备的千兆位PHY芯片。Broadcom是另一个千兆位PHY制造商（BCM546x和BCM548x系列），但它们通常是非库存的，具有高MOQ和/或长交货时间。

LAN7431和LAN7801（Microchip）、BCM5727和BCM5720（Broadcom）都是市场上可找到的千兆位MAC控制器IC。

提示：在选择集成电路时，注意其环境要求。除了电气要求（如以太网电压级别、设备封装等）外，还要仔细检查您的操作温度、ROHS合规性和湿敏性等需求。

磁性元件

到目前为止，我们说过以太网数据通过UTP电路电缆、通过RJ-45连接器传输，然后通过MDI转移到PHY。然而，IEEE 802.3以太网标准规定，PHY必须与传输介质进行电隔离。这种隔离要求有两个基本原因。第一个是由于远距离设备之间可能存在的地面偏移。第二个是为了保护所有设备免受线路故障的影响，如短路到高电压轨、浪涌尖峰或ESD冲击。尽管以太网标准并没有严格定义隔离方法，但在首选方案中通常使用变压器或光耦合器。然而，变压器隔离在以太网应用中有一些很大的优势，并且在电路设计中被广泛使用。使用1:1隔离变压器的好处包括：

• 由于信号是直接通过变压器传输的，隔离侧不需要电压供应。
• 以太网信号（即使是10 Mbps）对大多数光耦来说太快了，而且变压器更便宜、更容易获得。
• 变压器的本质使其具有非常高的共模抑制比（CMRR），这使它们非常适合差分通信。施加到变压器两端的任何共模电压都会被拒绝，只有两端之间的差分电压才会传输到隔离侧。
• 由于MDI对是阻抗控制的平衡差分对（Z0 = 100 Ω），它们必须严格匹配到双绞线电缆的特性阻抗。假设电缆对的阻抗与MDI对的阻抗不同。在这种情况下，变压器提供了克服任何阻抗不匹配的理想点，允许信号在匹配的阻抗下传输，而不会因为反射而产生任何损失。此外，正如我们将在后续部分讨论的，一些PHY收发器设备可能基于不平衡的MDI对，变压器是作为BALUN（平衡到不平衡）转换器的理想选择。
• 使用磁隔离时，可以轻松获得高隔离电压保护（标准要求在50/60 Hz下1500 VAC的免疫能力，持续60秒，无论是对之间还是从对到机壳地）, 这保护了PHY侧免受ESD冲击的影响。

使用变压器的几个缺点是它阻挡了直流分量，并且在低频下效率不是很高。然而，通过调制方案和选择符合所选以太网协议标准定义的适当变压器，这些问题可以轻松解决。

决定使用变压器选项并进行了简短的供应商搜索后，你最有可能遇到的第一个问题是你是否应该使用离散磁性元件还是带有集成以太网磁性元件的连接器。不幸的是，没有完美的答案，需要设计师详细分析这些选项之间的权衡。下面的表1总结了两种选项的比较（粗体文字表示赢家）。

表1. 离散与集成磁性元件之间的权衡

	离散磁性元件	集成磁性元件与RJ-45
成本	由于使用了更多的组件，因此成本更高。	由于BOM项数量较少，因此更便宜。
组装	组装更复杂，需要焊接更多的部件。	组装仅需连接器，然后即可使用。
布局	更复杂的布局可能会抵消使用离散磁性元件的电气优势。	布局更简单，布局错误的风险较小。
维护	故障部件可以单独进行故障排除和更换。	如果发生故障，需要更换整个连接器，因此从长期来看，维护成本可能比离散选项更高。
串扰/EMC和ESD	通过良好的布局，可以将对之间的串扰可能性降低到接近零。由于磁性元件创建了一个隔离域，ESD冲击在到达PHY侧之前在PCB的有限区域内处理。	尽管连接器的金属屏蔽提供了一些EMC优势，但它更容易受到对之间串扰的影响，且由于变压器位于一个小区域内，来自ESD冲击的电压尖峰可能更容易耦合到PHY MDI对上。
PHY兼容性	由于所有连接都分别路由到引脚，因此与所有PHY兼容。	一些中心抽头连接可能会合并在一起以减少引脚数量，然后路由到单个引脚，这可能会导致性能下降。

鉴于所提供的信息，设计师需要根据他们特定的应用选择最合适的方案。需要注意的是，基于我们的经验，如果存在任何类型的可靠性和/或安全性要求（例如，在汽车和国防行业中的MTBF、FME(C)A要求），那么使用离散磁性元件通常是更好的选择。对于大批量生产的商业项目和业余级别的电子产品，集成磁性元件是完美的选择，因为它们可以降低成本并简化设计过程。在这里，我们的设计示例将选择离散磁性元件选项。下面将描述离散磁性元件的内部结构、选择标准和连接图。

首先，所选的磁性元件应该为Gigabit Ethernet应用中使用的四对线各有一个变压器模块。此外，虽然不是强制性的，但拥有一个共模扼流圈（CMC）以增加共模噪声免疫力总是一个好选择。尽管差分接收器本身就擅长拒绝共模（CM）噪声，但有了CMC的帮助，接收端的信噪比以及结果上的比特错误率将得到改善。就发射对线而言，CMC通过减少由CM噪声耦合到PHY MDI对线上而引起的电磁发射。磁性元件中的另一个可选组件是自耦变压器，它为差分以太网信号创建高阻抗路径，同时为CM信号创建低阻抗路径。

总结来说，如上图5所示，市场上可用的以太网磁性元件总是包括1:1隔离变压器和共模扼流圈。选择过程中的简单部分是检查绕组公差是否小于±5%，并验证隔离电压、工作频率、CMRR和串扰比是否都符合IEEE标准的千兆以太网引脚布局。选择带有自耦变压器的磁性元件是设计师需要考虑的另一个权衡，确保符合系统级EMI/EMC要求以及FCC等机构派生的任何要求都是至关重要的因素。选择12绕组磁性元件选项将增加成本，同时降低EMC测试失败的风险。另一方面，8绕组磁性元件选项更便宜，并允许良好的布局设计，但可能需要采取措施减轻EMC测试失败的风险。如果以太网接口是产生大量噪声的数字系统的一部分，选择12绕组磁性元件选项是一个好习惯。如果在这种情况下希望使用8绕组，考虑将CMC侧连接到电缆侧以获得更好的EMI性能（注意，反过来连接这些也可以工作）。选择了12绕组时，应将自耦变压器连接到电缆侧以确保正确操作。Pulse Electronics、Bel Fuse、Halo、Bourns和TDK都是通常有库存的磁性元件制造商。为避免在阅读数据表时产生任何混淆，通常以“Mx”开头的引脚标签意味着要连接到“媒体”（电缆）侧，而以“Td”开头的引脚标签连接到PHY侧。

处理与EMC相关的问题可能看起来像“黑魔法”，因此在进行测试之前，很难确定水平是否在限制范围内。因此，设计师需要使用每一种可用的降噪技术，并准备一些替代增强选项来减轻风险，以确保最终设计中的水平足够低。独立于以太网磁性元件的拓扑结构，1:1隔离变压器和自耦变压器都将它们的中心抽头引出到引脚，以提供额外的终止、过滤和偏置选项。

根据Robert (Bob) W. Smith的专利，UTP电缆对之间形成了相对于彼此的传输线。如果传输线没有正确终止，则可能会出现反射，从而降低信号质量。为了防止反射，建议使用75欧姆电阻将电缆侧的每个中心抽头（包括8或12绕组组件）分别终止到磁性元件的底盘接地。同样，添加一个高压电容器在终止电阻和底盘之间形成额外的滤波器，用于减少共模噪声，类似于分裂终止拓扑。注意，每个中心抽头应该有一个单独的终止电阻，而所有四个底盘连接只需一个电容器就足够了。（见下图6和7）

提示：使用耐冲击的MELF 75欧姆终止电阻器可以增加磁性电缆侧的ESD免疫力，尽管MELF电阻器对于装配工来说非常令人沮丧。

就PHY侧的中心抽头而言，通常应该使用电容器将其连接到信号地，以便进行额外的滤波。像Bob-Smith终止电阻器一样，每个对的中心抽头都应该有其电容器，以防止每对之间的任何杂散电流流动。这个中心抽头也可以用来提供PHY拓扑所需的共模偏置电压，并/或根据PHY侧不同的线路驱动配置来上拉/下拉线路。请仔细检查PHY数据手册，以确定哪些偏置和线路驱动配置是适用的。这些将在下一节中进一步讨论。

千兆位PHY

据说，PHY是将以太网数据从“数字”世界转换到“模拟”现实世界的关键点，反之亦然。如下图所示，在所有三种配置选项中，PHY是信号进入连接器（和磁性部件）之前的最后一个活动组件。

在PHY选择过程中，只有两个基本问题将是设备选择的关键决定因素，因为大多数标准定义的属性都会自动包含在任何PHY IC中。第一个问题是确定与数据链路层设备（MAC）连接的接口，第二个问题是确定支持的介质选项用于电缆侧连接。如前所述，PHY收发器具有“媒体依赖接口”（MDI）用于现实世界通信和“媒体独立接口”（MII）用于MAC通信。MII命名约定可以被认为是一个通用品牌名称，也用于产品（即，将所有黑色饼干配香草奶油称为奥利奥）。有五种可用的选择，分别是MII、RMII、GMII、RGMII和SGMII（简称，让我们将这些统称为“xMII”）。每种选择将在下一节中进一步详细说明。PHY需要与选定的MAC有一个合适的接口。同样，需要考虑系统级别的传输介质要求，如铜缆和光纤。如果需要使用铜UTP电缆，则PHY应具有适合磁性和RJ-45连接器的MDI接口。

为了说明这一点，您应该检查设计示例中选定的PHY的产品页面，即KSZ9131。有两个可用选项，KSZ9131MNX和KSZ9131RNX。虽然前者支持GMII/MII，后者仅支持RGMII。如果选定的MAC只有RGMII接口，那么KSZ9131MNX将是错误的选择。没有必要提及MDI侧，因为在选择正确的PHY时，选择光纤和铜缆接口相对更清晰。

初次查看任何千兆位PHY数据手册可能看起来并不容易，因为特性部分会列出许多标准定义的属性。除非您需要为千兆以太网接口创建一个特殊实现，否则这些特性大多只是“好有”的选项，可能会使生活稍微轻松一些。我们将尝试简要描述其中的一些，如果您觉得您的特定应用需要一些额外信息，只需谷歌适当的关键词：

• 自动协商: 这最好被定义为共享有线连接的网络设备之间就他们应该使用哪种速度、双工和控制来管理链接的使用达成的相互协议。这个功能对于向后和向前兼容性非常有用，对于任何千兆以太网来说，这是一个强制性要求。
• 自动 MDIX（交叉）：对于 10/100BASE 操作，TX 对需要被定向到 RX 对，反之亦然。原始的解决方案是改变电缆连接器中的对顺序。这后来演变为更改设备连接器的顺序（MDI 用于与 PC 使用的直序，MDIX 用于与交换机/集线器使用的反序）。最后，HP 工程师专利了 Auto-MDIX 协议，使 PHY 能够决定传输/接收对并建立适当的通信链接。使用这个功能的主要原因是向后兼容性，并且由于千兆以太网对是双向的，并且在 PHY 中使用不同的算法，如回声消除，因此无需使用交叉 UTP 电缆。
• 能源高效以太网 (EEE)：正如名称所示，如果 PHY 具有 EEE 功能，那么如果在特定时间内不需要发送数据，发送器会自动进入低功耗空闲模式，通过发送 LPI 包让所有连接的设备知道它处于这种状态。由于接收器始终处于活动状态，因此不会有中断通信的风险，通常，这可以导致节能超过 50%。
• IEEE 1588 精确时间协议 (PTP)：这个功能通常是实时应用所需的，范围从工厂自动化到电信。集成的 1588 功能可以生成严格同步的、低抖动的时钟以太网信号，对数据包进行时间戳，并在 GPIO 上触发事件。
• 同步以太网 (SyncE)：对于高带宽、时间关键的通信，如实时语音和视频传输，每个节点的数据缓冲需要最小化，因此，所有节点必须严格同步到共享时钟信号。SyncE 被创建用于使用 PHY 设备在节点之间传递时钟信息。每个 PHY 恢复时钟信号，并使用内部或外部 PLL 去除任何抖动，然后使用该信号同步操作。

以太网PHY包括根据IEEE标准的编码和调制模块，以克服任何物理限制，使Cat5 UTP电缆能够高效运行，并且能够认证频率高达125 MHz。如果PHY在一个时钟周期内发送每一位（如10BASE），则需要一根支持1 GHz速率的电缆。100/1000BASE不是在一个时钟周期内发送每一位，而是每个周期传输一个经过编码的“波特”（Baud）。100BASE将每个8位组编码成一个10位包（4B/5B或8B/10B方案），以提高可靠性，这意味着它需要以125 MBaud的速率发送，需要125 MHz的时钟速度。

千兆以太网使用PAM-5调制，该调制使用五个以太网电压级别，并使用四个不同的电压级别在每对中编码两位，第五个电压级别用于错误校正。100BASE和1000BASE之间的主要区别在于，千兆以太网同时双向使用所有四对线。通过基本数学计算，我们可以看到1000 Mbps / 4 = 每对250 Mbps，并且每个周期编码两位结果在125 MHz时钟速率。因此，使用与快速以太网相同的波特率和时钟频率，千兆以太网更有效地使用所有可用资源并增加链接速度，同时保持在相对便宜的Cat5电缆的认证限制内，而不需要使用更昂贵的高类别电缆。

所使用的调制/编码在通信世界中非常常见，所有收发器都应该能够成功地调制和解调（mod/demod）以太网信号。由于千兆以太网PHY是向后兼容的收发器设备，我们可以看到它为什么需要一个10 MHz（10BASE）和125 MHz（100/1000BASE）时钟源来进行调制/解调过程。此外，根据所选接口类型，PHY到MAC的“xMII”通信可能还需要2.5 MHz、25 MHz或125 MHz的额外时钟参考。通常，PHY还会有一个25 MHz或125 MHz的时钟输出，用于与其他PHY同步或作为MAC设备的输入参考。

市场上所有的以太网PHY都有内部PLL时钟合成器，因此只需要一个参考晶体或振荡器，通常为25 MHz。查看数据手册以确认是否具有内置晶体驱动器，使其能够使用晶体总是一个好主意。通常，精度要求建议优于50 ppm，使用振荡器可能会使布局更简单。再次强调，这对设计师来说是价格、稳定性和布局努力之间的权衡。如果选择这个选项，必须小心检查晶体负载电容。

在以太网设备中使用的“strap”或“bootstrap”术语用于确定设备上电前的硬编码设置，例如设备地址、模式、xMII选择、时钟输出使能等参数。强烈建议仔细检查数据手册中的strap选项，因为这些选项依赖于供应商，并且每个设备之间可能会有所变化。这里的关键点是调整strap引脚稳定在所需电压水平所需的复位时间，这可以通过使用RC延迟电路轻松调整。

关于PHY选择的另一个要点是检查它是否具有内部终止电阻。它们对于信号完整性至关重要，无论是对MDI还是MII两侧而言。MDI使用平衡差分对，因此如果PHY没有片上终止电阻，必须在板上添加并联分流终止（优选以滤除共模噪声）。同样，xMII接口应该有串联终止电阻，无论是片上还是板上。

如前所述，在描述使用磁性中心抽头时，千兆以太网有两种类型的线路驱动器：电流模式和电压模式。设计师应检查PHY线路驱动器是否有磁性中心抽头和分流终止中心抽头连接。由于电压模式驱动器相比电流模式具有多种优势，如今，这种类型的线路驱动器在设备中更为普遍。然而，设计师仍应注意不同设计方面的电流模式线路驱动器要求。

提示：想要进一步了解，请查阅Microsemi的“ENT-AN0106应用说明”。

大多数以太网设备（PHY、MAC 和交换机）需要一个1.2 V的供电轨道，用于模拟和数字核心以及PLL电源。其他模拟、数字和IO供电通常可从3.3 V、2.5 V和1.8 V中选择，必须仔细检查数据手册以确定所需的电源供应方案。为了允许单电源操作，设备可能集成了LDO控制器（例如，在KSZ9131中），该控制器驱动一个FET将3.3 V或2.5 V的供电降至所需的1.2 V。如果电路板已经有一个单独的1.2 V电源供应，那么可能不需要这个选项。由于FET选择严格依赖于控制器，设计师应遵循数据手册中的FET规格推荐。

虽然将在下一节详细介绍，但值得一提的是，PHY和MAC应该在“xMII”连接之上有一个管理接口连接，以建立正确的通信。

在选择满足要求的正确PHY并遵循上述建议后，无论选择哪种设备，原理图设计都相当标准，遵循以下步骤：

• 使用大容量和局部去耦电容正确供电至轨道
• 与带有LED的磁性元件和连接器连接
• 与MAC通过xMII连接
• 为管理接口（MIIM）与MAC连接
• 提供正确的时钟输入
• 检查并安排“strap”选项
• 检查并安排终止和偏置选项

下面的图13提供了使用KSZ9131 PHY的示例原理图设计。原理图中给出了一些说明性注释和设备特定的引脚连接。您可以在GitHub上找到此图的原理图文件，因为在Altium Designer中查看会更容易。

PHY到MAC通信

数字化和解调/解码的数据通过“xMII”媒体独立接口传输到MAC数据链路层设备。大多数MII变体（SGMII除外）是并行接口，类似于并行存储器总线。传输和接收的以太网信号必须使用时钟信号同步。必须牢记，技术的发展不仅增加了带宽要求，也可能导致同时使用很多接口。这就是为什么至少有一个GPIO引脚对于未来证明整体设计可能很有价值的原因。

在最开始，一个基于25 MHz时钟的10/100 Mbps以太网接口采用了MII，定义了16个引脚。随后，随着简化媒体独立接口（RMII）模式的出现，时钟频率增加到了50 MHz，且引脚数减少到了7个。由于MII和RMII的数据吞吐量不适用于千兆以太网，我们在本文中不会详细讨论这两种设备类型，除了在下面的图14中列出引脚。

千兆MII（GMII）支持最高1 Gbps的速度，使用125 MHz的时钟频率，使用25个引脚，并且与MII规范完全向后兼容。信号描述在下面的表2中给出。

表2. GMII信号列表

信号名称	信号描述	信号方向
TXD[7..0]	待发送数据	MAC 至 PHY	发送器
GTXCLK	1 Gbps(125 MHz)的时钟信号	MAC 至 PHY
TXCLK	10/100 Mbps (2.5/25 MHz)的时钟信号	MAC 至 PHY
TXEN	发送器启用	MAC 至 PHY
TXER	发送器错误（如有必要，故意损坏包）	MAC 至 PHY
RXD[7..0]	接收到的数据	PHY 至 MAC	接收器
RXCLK	接收到的时钟信号（从接收到的数据中恢复）	PHY 至 MAC
RXDV	数据有效信号	PHY 至 MAC
RXER	接收错误	PHY 至 MAC
COL	仅半双工模式下的碰撞检测	PHY 至 MAC
CS (CRS)	仅半双工模式下的载波感知	PHY 至 MAC

简化的千兆介质独立接口（RGMII）几乎是最受欢迎的千兆PHY到MAC接口，因为与GMII相比，它将信号数量减半，并且与MII/RMII相似。对于千兆通信，数据在125 MHz时钟的上升沿和下降沿上被时钟信号双边缘触发，从而使数据信号数量减半。如果需要与10/100 Mbps通信的向后兼容，则只使用上升沿进行数据时钟信号触发。除了减少数据信号外，RGMII模式还将TXEN信号与TXER信号在TXCTL中时分复用，以及RXDV与RXER信号在RXCTL中时分复用，同时消除了COL和CRS信号。RGMII使用总共12个信号引脚，信号描述如下表3所示。

表3. RGMII信号列表

信号名称	信号描述	信号方向
TXD[3..0]	要发送的数据	MAC到PHY	发送器
TXC	发送时钟 10 Mbps时为2.5 MHz 100 Mbps时为25 MHz 1 Gbps时为125 MHz（双边缘）	MAC到PHY
TXCTL	TXEN和TXER的复用 在上升时钟沿：TXEN 在下降时钟沿：(TXEN xor TXER)	MAC到PHY
RXD[3..0]	接收到的数据	PHY到MAC	接收器
RXC	接收时钟 10 Mbps时为2.5 MHz 100 Mbps时为25 MHz 1 Gbps时为125 MHz（双边缘）	PHY到MAC
RXCTL	RXDV和RXER的复用 在上升时钟沿：RXDV 在下降时钟沿：(RXDV xor RXER)	PHY到MAC

TXC信号由MAC提供，而PHY提供RXC信号。这两个都是源同步时钟信号，它们利用时钟的上升沿和下降沿，这使得时序更为关键。RGMII标准要求在TXC和RXC信号之间增加1.5 ns到2 ns的时钟延迟，以确保在上升沿和下降沿期间处理有效的数据信号。幸运的是，大多数PHY和MAC设备支持RGMII-ID（RGMII-内部延迟），除了启用此ID功能和调整延迟时间外，不需要进一步操作。然而，设计师需要100%确定MAC和PHY都支持这种内部延迟功能。如果一个或两个设备不支持，则必须通过使用正确设计的蛇形线路作为PCB布局的一部分来应用延迟，如下图15所示。

当查看图15时，你可能会注意到一个奇怪的点：MAC一侧的TX信号连接到PHY一侧的TX信号。这是由于命名约定；每个发射器和接收器都是相对于MAC一侧命名的，这意味着PHY一侧标有TX和RX的信号分别对应于PHY接收器和PHY发射器。在设计以太网布局之前，始终要仔细检查命名约定。

单端并行总线拓扑需要在驱动器侧添加串联终端，以匹配输出驱动器阻抗和线路特性阻抗，以防止反射和EMI问题。xMII信号需要是50欧姆、单端的，且TX信号必须与TXC（TXCLK）长度匹配。同样，RX信号必须与RXC（RXCLK）长度匹配。设计师应检查PHY和MAC的数据手册，查看是否有内部终端电阻，如果没有，必须在板上放置。电阻值将是Z0 = 50欧姆与线路驱动器输出阻抗之间的差值。通常，20欧姆到40欧姆的值将是可行的，但可能需要一些试验和错误来获得最佳性能。

串行GMII（SGMII）与其他模式相比是一个相当不同的概念，因为它类似于串行/解串器（SerDes），使用一个TX对、一个RX对和一个参考时钟对。时钟频率为625 MHz DDR，相对较高。并行GMII数据使用8B/10B格式编码到TX和RX对中。SGMII减少了引脚数量并提高了速度，但缺点是布局比xMII方法更复杂。此外，市场上大多数集成的千兆MAC仅支持xMII接口。如果设计需要1 G+以太网接口，那么SGMII是PHY到MAC连接的唯一选项。

大多数SerDes高速接口需要电容耦合以防止接收器-发射器共模电压不匹配。建议在SGMII对的TX侧附近至少放置100 nF串联电容的占位符，以及根据差分对阻抗（通常为100欧姆或150欧姆）的并联终止电阻。

除了上述xMII接口的引脚数量外，还应为MII管理接口（MIIM或MDIO/MDC接口）添加两个信号。这个接口类似于I2C总线，由上层设备（如MAC）使用，以获取PHY状态并编程PHY寄存器以调整可变的运行时参数，如时钟设置和修正程序。MDC信号是由MAC提供的25 MHz时钟，而MDIO是一个双向开漏数据信号，因此MDIO需要根据共享的PHY设备数量（通常需要一个1.5 k欧姆到10 k欧姆之间的电阻）进行上拉。除了使用相同的引脚定义串行管理接口（SMI）外，一些制造商还将MDC/MDIO引脚内部用于桥接到I2C或SPI，以便于使用，特别是在以太网交换机中。

以太网交换机

值得一提的是，除非有对接口物理分离的严格要求，否则您可能不需要在电路板上添加多个以太网PHY和MAC设备。使用一个设备增加以太网接口数量的多端口PHY和/或MAC交换机是一种流行的方式。一些交换机只有到交换机的PHY接口，而另一些则将PHY和MAC（xMII）接口结合在一起。有很多选择；例如，KSZ9897S是一个将5端口PHY、1端口RGMII/GMII/MII和1端口SGMII结合在一起的选项（见图18）。

显然，如果您不是在设计一个直接将所有PHY接口路由至RJ-45连接器的纯以太网交换机，那么可能有选项将另一个PHY连接到交换机的PHY上。最佳实践是对板上位于的所有PHY接口使用隔离变压器，类似于RJ-45连接器的操作。然而，这种方法成本高且占用大量板空间。理论上有一种在板上进行PHY到PHY连接的选项，称为背板以太网，这不需要变压器。相反，所有对都是通过使用系列100 nF电容进行电容耦合的。尽管不能保证在长距离上工作，但理论上在相对短距离上工作得很好。如果您尝试这样做，不要忘记在交流耦合电容后添加偏置电阻，仅当其中一个PHY具有电流模式线驱动器时（见图19）。

以太网布局考虑因素

在阅读了数百页的数据手册后，您有了一个完美设计的原理图，满足了制造商提出的所有要求和建议 - 然而，由于基本的以太网布局失败，所有这些努力很容易被破坏或性能下降。对于千兆以太网接口的设计，需要考虑阻抗控制的差分和单端信号，以及一些长度匹配和最大长度限制。大多数时候，这些要求通过组件的合理放置自动得到满足，除非设计师试图覆盖这种方法。问题是，如果不遵守一般的以太网布局规则（例如，不使用实心参考平面用于以太网阻抗控制的迹线），那么严格匹配迹线长度或将其保持在最大长度限制以下是徒劳的。因此，我们将简要描述通用的高速布局规则，然后再讨论特定的千兆以太网布局要求，为更具体的要求提供基础。

电源供应

高速切换数字集成电路需要瞬态电流。这些瞬态电流应该使用旁路/去耦电容器提供，因为PCB走线中，从供电引脚到电源轨之间的寄生阻抗会有一个依赖于走线宽度的感性分量，这会阻碍瞬态电流。主要规则是将旁路电容器尽可能地放置在所有供电引脚附近，每个引脚至少有一个10 nF和100 nF的电容器。

对于多层板，存在单独的电源和地平面，因此在用于供电的路径中不可避免地会使用到通孔。由于通孔也具有感性分量，所以在旁路电容器和其对应的供电引脚之间不应使用通孔。下面的图20中展示了这个规则。

参考平面

所有电子产品的基本规则是，以太网电路中的电流总是返回到其源头。因此，信号总应该有一个返回路径，这个返回路径将与出站信号路径形成一个环形天线。如果环形面积保持小，则不会产生EMI/EMC问题，但如果由于某种原因环形面积变大，则设计师可能会遇到严重的EMI/EMC问题。这些EMI/EMC问题可能会严重降低您的设备性能，以您意想不到的方式，并且至少可能导致您在寻求法律市场/销售产品所需的认证时未能通过EMC测试。

基于对高速信号的理论和实验证据，电流返回路径将跟随其下方层上的走线。换句话说，它是一个参考平面。在任何高速信号布线下保持一个稳固的参考平面将最小化环形面积并防止任何阻抗不连续。如果由于某种原因，在高速走线下方创建了平面空洞，则应使用缝合电容器来创建返回路径。如果电源平面也是高速信号的参考平面，从而为电流源创建返回路径，也推荐使用缝合电容器。下面的图21展示了左边的不良实践和右边的良好实践。

 

层叠结构

为了提高EMI/EMC性能并使阻抗控制的走线更容易布线，建议至少使用四层板（例如，顶层 - 地层 - 电源/地层 - 底层）。这并不意味着不可能使用双层PCB来实现千兆以太网接口。如果为关键信号提供了稳定的参考平面，为MDI信号布线了保护走线，最后，如果没有EMI/EMC合规性的要求，那么在实验室环境中它很可能会工作。然而，双层板真的应该只用于实验和原型设计，因为如今在大多数制造商处，四层板的成本仅略高于双层板 - 四层及以上板的好处值得这点额外的开销。

走线属性和几何形状

PCB上的每条走线都会有一个特性阻抗，这个阻抗是相对于其参考平面计算的。Altium Designer内置了阻抗计算工具；然而，对于高速信号，有许多其他工具可以帮助模拟性能并验证计算。有很多数学公式以及计算工具可用，例如“Saturn PCB工具（免费）”和Polar Instruments提供的授权工具可以进行这些计算。

根据PCB层叠结构，可以轻松计算出所需的走线宽度和介电间距以满足所需的阻抗。一般来说，使用45°弯头比使用90°弯头更可取。同时，走线、蛇形线和对线如果能尽可能分开以避免任何串扰并增加它们的抗干扰能力则更好。此外，应避免使用走线桩。最后，为了防止相邻层之间的串扰，除非它们之间有一个稳定的平面，否则应避免沿层平行布线。这些规则在下面的图22中说明，左边显示了不良实践，右边显示了良好实践。

传输线

我们知道，微带贴片和槽天线被设计用来有意地创建用于传输和接收的电磁场。一个设计不良的PCB也可能无意中拥有许多在不同频率上辐射的非预期天线。如果走线是一条传输线，那么反射可能会成为一个非常大的问题。在布置走线时，设计师应该大致估计走线长度是否可能充当天线，并将传导信号转变为辐射信号，以及是否需要终止电阻来防止任何反射。以下基于一些经验法则的例子将解释这些问题。

首先，考虑天线问题。如果天线走线长度为λ/4、λ/2或λ，则获得的辐射水平最高。然而，如果长度短于载波频率的λ/20左右，则预计不会观察到天线效应。作为经验法则，我们使用λ/40的长度作为安全边界的最大长度。

第二个问题来自信号上升时间，因为它直接关系到带宽。边缘越尖锐，带宽越高。对于FR4板上的微带配置，信号以6.146 ps/mm的速度传播。考虑到一个上升时间为340 ps的信号，如果走线长度短于(1/10)*(340/6.146) = 5.53mm，则可能不需要终止。虽然总是更好地有一个终止电阻，但较短的走线意味着不应该有反射和驻波的问题。

由于高速以太网电路布局设计背后的原理是一个庞大的主题，几乎不可能在这篇简短的文章中触及其所有方面。正如简要提到的通用经验法则，下表提供了一些典型的千兆以太网布局限制和要求。

表4. 千兆以太网布局要求

接口	参数	要求
MDI	迹线阻抗	100 Ω 差分 (95 Ω ±15%)
MDI	终止要求	并联终止 (100 Ω 或分割 2 x 49.9 Ω)
MDI	最大内对偏差	<1.6 ps ~250 um
MDI	最大外对偏差	<330 ps ~50 mm
MDI	PHY与磁性元件之间的最大迹线长度	<~100 mm (越短越好)
MDI	最小对间间距	> 450 um
MDI	允许的最大过孔数	所有MDI迹线2个过孔
xMII	迹线阻抗	50 Ω 单端 (50 Ω ±15%)
xMII	终止要求	串联终止 (20 Ω 至 40 Ω，根据驱动器输出阻抗而定)
xMII	最大驱动负载	35 pF - 这些接口输出不设计用于驱动多个负载、连接器或电缆。最好是在板上使用。
xMII	推荐的最大迹线长度	50 mm
xMII	最大迹线长度	150 mm – 仅当所有迹线都放置在内层时（不推荐）
xMII	长度匹配容差	10 mm - TX信号与TXC(TXCLK)和RX信号与RXC(RXCLK)

除了这些特定的限制之外，离散磁性布局也可能需要特别注意。应该创建一个单独的接地平面，以提供改善的ESD和EMI/EMC免疫，并且它应该严格与所有其他平面分开至少2 mm（见图23）。

 

本文的目的是指导任何希望在其电路板上添加千兆以太网引脚接口的设计师，我们尝试涵盖所有主要的理论方面。Altium Designer 博客中有许多文章深入探讨高速布线、以太网匹配以及与成功布线千兆以太网和其他高速电路信号相关的其他主题。本指南应为您提供如何将高速布线技术应用于特定于千兆以太网引脚的良好基础。

虽然我试图提供一个关于成功布线千兆以太网基础的好指南，但始终遵循您所使用的集成电路(IC)数据表中推荐的布局和指南是一个好主意。作为本文的后续内容，我们将研究专门针对千兆以太网设置设计规则。拥有正确的设计规则可以使得在痛苦的布线和令人沮丧的原型/测试经验与Altium Designer强制您的设计成功之间产生差异。

第一次处理千兆以太网可能会有挑战，但这并不比任何其他高速电路接口更加困难。千兆以太网实现的要求可能是最宽容的，当涉及到高速接口时。通过使用良好的布局和布线实践，以及在您的原理图中选择正确的终止和其他组件，您的设计很可能会非常成功。在您的以太网电路板中使用4层或更多层将极大地简化您的设计布线，增加您的成功机会。这也可以帮助确保您能够遵循千兆以太网中的各种接地方案。

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