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高速PCB設計では、高速エッジの信号が使用されます。この信号では、デバイスの状態が非常に速く切り替わり、信号がコンポーネント間を移動し終わる前に移行が完了します。高速PCB設計における相互接続には、正確なインピーダンス整合が必要であり、相互接続に伴って起こりうる損失、歪み、EMI、クロストークを考慮した配線が必要です。伝送線路の設計、レイアウト、ルーティングを適切に行うことで、これらの問題を最小限に抑えることができます。プリント基板における高速基板レイアウトや伝送線路設計を成功させるためのリソースを、ライブラリでご覧ください。

高速設計とは何か Solve High-Speed Signal Constraints Automatically 高速設計入門（ウェビナー） 高速PCB設計の主なポイント Advanced PCB Design Techniques 高速回路基板レイアウト 伝送線路と終端 高速PCB設計 Altium Designerを使用したPCBレイアウトと高速設計
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高速データ処理におけるキャリー伝搬遅延 高速データ処理におけるキャリー伝搬遅延とは何か？ 1 min Thought Leadership 友達とのテキストメッセージのやり取りが完全に混乱することがあります。一つのテキストで5つの質問を行き来するのは簡単すぎて、すべてに返答しようとすると、私たちのメッセージの流れが完全にズレてしまいます。友達が尋ねたことすべてに実際に返答するのは、3つのテキストメッセージが経った後で、その時にはすでにまったく新しい話題に移っています。 PCBやIC内の論理回路間の信号遅延は、高速システムを扱うまで通常考える必要のないことです。PCBのデータレートと容量が増加し続けるにつれて、遅延を考慮に入れることは、デジタルデータがシステム全体で同期を保つために重要です。 伝播遅延のレビュー PCB内の伝播遅延（より適切には伝送遅延と呼ばれます）に慣れていない場合、ここで説明します。デジタル信号がPCB内の2点間を移動するには、一定の時間が必要です。ネット内やシステム全体の複数の信号を同期させようとしている場合、信号がボード上のさまざまな点に同時に到着するようにする必要があります。 この文脈での伝搬遅延は、PCB上の二点間を移動する信号の伝送遅延を指します。これはデジタル電子工学の教科書に記載されている伝搬遅延の定義と混同してはいけません。 信号が同期していない場合、システムのビットエラー率が増加する可能性があります。デジタルデータを並列に処理する場合、ネット内の信号は同期されている必要があります。そのため、ネット内の全てのトレースの長さを最長のトレースの長さに合わせるべきです。差動ペアルーティングにおいては、スキューの補償も重要です。 蛇行は、インピーダンスを維持しながら信号線にわずかな遅延を適用する最良の方法です。 異なるトレースのジオメトリでは、わずかに異なる伝搬遅延が発生します。インピーダンス制御されたボードを扱っている場合、伝搬遅延の式は比較的単純で、ボード基板の相対誘電率に依存します。~100 Mbps以上のシステムを扱う場合は、ボード全体にわたって伝搬遅延を考慮する必要があり、 インピーダンス制御設計を使用することが良いアイデアです。 PCB設計ソフトウェアに必要な分析ツールがあることを確認してください 並列データ処理における伝搬遅延とスキュー データを並列処理する際、ビット間の伝搬遅延が適切に補償されない場合、追加のデータエラーが蓄積する可能性があります。ネット内の特定の並列は、より重要でないビットからの出力がより重要なビットへ適用される処理手順を決定する場合、より大きな遅延を必要とする場合があります。 この一般的な考慮事項は奇妙に聞こえるかもしれませんが、次の例を考えてみてください。PCBやICで使用するためのリップルキャリー加算器を設計しているとします。このデバイスは基本的に、入力ビットを並列に処理する1ビット加算器のシリーズです。加算されるべき2つのデジタル数を構成するビットは、各加算器に並列に入力されなければならず、各加算器はキャリービットを生成することがあります。 LSBの加算器は、次に大きなビットにキャリービットを出力し、MSBまでこのように続きます。LSBから次に高いビットへの出力は、ある程度の伝搬遅延を経験します。また、各加算器の論理ゲートの立ち上がり時間による全体の スキューも考慮する必要があります。各加算器のキャリービットと入力ビットは同期を保つ必要があり、キャリービットの伝搬遅延と蓄積されたスキューは、より高い桁の入力ビットをわずかに遅延させる必要があります。 各桁間の合計遅延は、加算器間で信号が移動する伝搬遅延と、加算器内の全論理回路の立ち上がり時間の2倍の合計に等しいです（両方の加算器が同じ論理ファミリーからのものであると仮定）。少数のビットを低速で扱っている場合、これはビット間の信号を非同期にすることはありません。しかし、例えば、32ビット数を1Gbps以上で扱う場合、MSBに到達するキャリービットの遅延は、隣接する加算器間のキャリー伝搬遅延の32倍になります。 これは加算器全体でデータを非同期にすることができる非常に大きな遅延です。高い桁の加算器へのデータ入力の遅延を補うために、実際には各加算器に到達する入力ビットにいくらかの遅延を加える必要があります。次第に高いビットはより多くの遅延を必要とします。 これを行う最も簡単な方法は、高位の加算器に入るトレースを迂回させることです。これにより、キャリービットの伝搬遅延と蓄積されたスキューを補正できます。高位の数字はより大きな遅延を必要としますが、加算器に入力されるビットのペアは同期されている必要があります。この遅延を適用する最も簡単な方法は、各加算器に入るトレースのペアを迂回させることです。迂回を適用する際には、各加算器のトレースのペア間に少し余分なスペースを確保してください。 シミュレーション結果を信頼できることを確認してください 記事を読む
高速PCB設計レビュー 高速PCB設計レビュー：常に尋ねるべき信号整合性に関する質問 1 min Blog PCB設計者 PCB設計者 PCB設計者 PCBデザインレビューは、基本的な回路から製造可能性に至るまで、設計の多くの部分を包含します。高速デジタルシステムの場合、デザインレビューはもっと具体的であり、標準的な製造可能性レビューでは通常カバーされない領域に焦点を当てる必要があります。 記事を読む
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高速PCBでACカップリングコンデンサを使用する方法 高速PCBでACカップリングコンデンサを使用する方法 1 min Blog 電気技術者 電気技術者 電気技術者 高速インターフェース、例えばSFPコネクタのTXおよびRXライン、PCIeレーン、メディア独立インターフェース（MII）ルーティングでは、ドライブコンポーネントと受信コンポーネントの間にACカップリングキャパシタを使用します。ACカップリングキャパシタは単純な機能を果たします：差動信号からDCバイアスを取り除き、受信側で感知される差動電圧が特定の範囲内になるようにします。受信側は、そのオンチップまたは外部終端回路の一部として、受信した差動信号に自身のDCバイアスオフセットを復元できます。これは、DCカップリングがマッチした抵抗器を使用し、回路の各側がDCバイアスを必要とするものの、受信チップ上でバイアスを内部的に設定するメカニズムがない場合と異なります。 ACカップリングキャパシタに関する大きな議論と、それらを高速チャネルでどのように使用すべきかについては、2つの領域に分かれます： キャパシタはどこに配置すべきか？ドライバーに近い場所、受信側に近い場所、または配置は重要ではないのか？ キャパシタの下にグラウンドカットアウトを配置すべきか？これはスタックアップ全体を通過し、他のすべての信号に対するルーティングキープアウトとして機能すべきか？ この記事では、これらの点について調査します。私の立場は明確であり、この問題について語った他のSI専門家と一致しています。リンクの両端の終端がチャネル帯域幅内にある場合、ACカップリングコンデンサの位置は重要ではないはずです。もちろん、リンクの両端の終端品質にはわずかな偏差があり、終端は決して目標インピーダンスで完璧ではないため、実際のチャネルではこの振る舞いからわずかに逸脱する可能性があります。 ACカップリングコンデンサの選択 差動伝送線路に配置されたACカップリングコンデンサは、周波数の関数としてインピーダンスの不連続のように見えます。非常に低い周波数では、ACカップリングコンデンサは非常に大きなインピーダンスを示し、信号の低周波成分をブロックします。非常に高い周波数では、ACカップリングコンデンサは信号に対して透明であるように見え、ACカップリングコンデンサを通して見た入力インピーダンスは伝送線路のインピーダンスのように見えます。コンデンサのパッドやコンデンサのESL値からの他の寄生要素を除けば、ACカップリングコンデンサは非常に高い周波数で最大の信号を通過させると期待されます。 これにより、AC結合された差動チャネルで有効ないくつかのシンプルなコンデンサ選択および配置ガイドラインが提示されます： 差動ペアに沿ってキャパシタを対称的に配置し、必要に応じてトレースをパッケージにファンアウトさせてください。 トレースの幅を超えないパッケージサイズとフットプリントを選択してください。 小さいパッケージサイズを好むと、ESL値が低くなります。 典型的なキャパシタの値は10 nFまたは100 nFです。 次に、配置ガイドラインを見て、その指導が文脈化できるかどうかを確認しましょう。 ACカップリングキャパシタの位置 上記の要因はACカップリングキャパシタの選択に対処していますが、キャパシタを配置すべき場所については対処していません。この点に関するガイダンスも半導体メーカーによって大きく異なり、専門家からのガイダンスはしばしば文脈を欠いています。これらのキャパシタをどこに配置すべきかを見るために、ドライバー、レシーバー、またはその間のどこかにこれらのコンポーネントを配置する決定をサポートするかもしれないテストデータとシミュレーションデータを見てみましょう。 ACカップリングキャパシタのテストデータ まず、ドライバーとレシーバーの両方にACカップリングキャパシタを使用する差動チャネルでのアイダイアグラムを示すテストデータを見てみましょう。以下の画像は、 EverExceedが提供したテストデータを示しており、このテストデータはアイダイアグラムを使用して二つの状況を比較しています。各ケースで、ACカップリングキャパシタは4.1インチのインターコネクトに沿って配置され、ドライバーまたはレシーバーからそれぞれ100ミルの位置にACカップリングキャパシタが配置されました。 記事を読む