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シミュレーションと解析

シミュレーションと解析は、回路図ではプリレイアウト、完成した物理設計ではポストレイアウトで実行できます。Altium Designer には、SPICEシミュレータ、反射やクロストークのシミュレータ、サードパーティのフィールドソルバとの統合など、両方の領域で成功するためのリソースが含まれています。シミュレーションツールの使用や設計における電気的挙動の解析については、ライブラリのリソースをご覧ください。

PCBシミュレーション PCB Design and Simulation Workflows Altium DesignerのSPICEシミュレーション xSignals in Altium PDN Analyzer for DC Power Integrity
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差動クロストークと差動ペア間のスペーシング PCB設計における差動ペアの間隔とクロストーク 1 min Blog 差動信号によるクロストークが信号に問題を引き起こしていますか？ここでは、差動信号がどのようにクロストークを発生させるか、そしてどのようにして差動信号の整合性を保証できるかについて説明します。 記事を読む
PCBトレースのインダクタンスと幅：どれくらい広いのが過ぎるのか？ PCBトレースのインダクタンス計算：どれくらい広いのが過ぎるのか？ 1 min Blog PCB設計者 シミュレーションエンジニア PCB設計者 PCB設計者 シミュレーションエンジニア シミュレーションエンジニア トレースを正しくサイズ設定し、PCBトレースのインダクタンスが十分に低いことを確認する方法は次のとおりです。 記事を読む
高電圧設計におけるIPC-2221計算機の使用 高電圧設計のためのIPC-2221 PCBクリアランス計算機の使用 1 min Blog PCB設計者 電気技術者 PCB設計者 PCB設計者 電気技術者 電気技術者 PCB設計およびアセンブリの規格は、生産性を制限するものではありません。代わりに、複数の業界にわたって製品設計と性能の統一された期待値を作成するのに役立ちます。特定の設計用の計算機、監査や検査のプロセスなど、ツールはコンプライアンス向けに標準化されます。 高電圧PCB設計において、PCB設計の重要な一般規格はIPC-2221です。多くの重要な設計的側面がこの設計規格にまとめられており、そのいくつかは単純な数式に要約されています。高電圧PCBの場合、IPC-2221計算機を使用すると、PCB上の導電要素間の適切な間隔要件をすばやく判断できます。これにより、次の高電圧基板が動作電圧で安全に保たれるようになります。設計ソフトウェアにこれらの仕様が自動化された設計ルールとして含まれている場合、生産性を維持し、基板を構築する際のレイアウトの間違いを避けることができます。 IPC-2221とは IPC-2221（2012年発効のレビジョンB）は、多くのPCBの設計的側面を定義する、一般的に受け入れられている業界規格です。例えば、材料 (基板やメッキを含む)、試験性、 熱管理とサーマルリリーフ、 アニュラリングなどに関する設計要件が挙げられます。 一部の設計ガイドラインは、より具体的な設計規格に取って代わられています。例えば、IPC-6012とIPC-6018は、それぞれリジッドPCBと高周波PCBの設計仕様を提供します。これらの追加規格は、一般的なPCBのIPC-2221規格とほぼ一致するように意図されています。 ただし、IPC-2221は通常、製品の信頼性や製造歩留まり/欠陥を評価するために使用される認定規格ではありません。リジッド基板の場合、IPC-6012またはIPC-A-600のいずれかが、製造されたリジッドPCBの認定に通常使用されます。 IPC-2221B 高電圧設計における導体スペーシング 高電圧PCB設計の重要な設計要件は、IPC-2221B規格で指定されています。これらの1つは導体クリアランスであり、次の2つの点に対処することを目的としています。 高電界強度でのコロナまたは絶縁体破壊の可能性 樹枝状成長と呼ばれることもある導電性陽極フィラメント形成の可能性（ 下記参照） 最初のポイントは、PCBの導体間に適切な最小クリアランスを設定することで最も簡単に制御できるため、最も重要です。2番目の影響は、適切な配線間隔、 材料の選択、処理での一般的な清浄度によっても抑えることができます。これらの影響を防ぐために必要な間隔は、IPC-2221規格の2つの導体間の電圧の関数としてまとめられています。 下の画像は、IPC-2221規格の表6-1を示しています。これらの値は、2つの導体間の電圧の関数として最小導体間隔を示しています。これらの値は、導体間のピークACまたはDC電圧のいずれかで指定されます。IPC-2221では、500Vまでの電圧に対して固定された最小導体間隔値のみを規定していることに注意してください。2本の導体間の電圧が500Vを超えると、下表に示す電圧ごとのクリアランスの値を用いて、最小導体間隔を計算することになります。500Vを超える各電圧は、表の一番下の行に示されている量だけ、必要な最小クリアランスに追加されます。 高電流時の温度上昇 すべての高電圧PCBが高電流で動作するわけではありませんが、高電流を使用するPCBは、導体の大きさが十分でない場合に高温上昇になる可能性があります。PCBの温度上昇は、導体のDC抵抗に関連するジュール熱によって発生します。したがって、高電流を流す導体の断面積は、電流も大きい場合は大きくする必要があります。 記事を読む
ファイバーウィーブ効果が高周波信号の整合性に与える影響 ファイバーウィーブ効果が高周波信号の整合性に与える影響 1 min Blog トレースの向きを決め、適切な織り方を選ぶことで、ファイバーウィーブ効果を補償することができます。高周波での共振に注意してください。この最新のPCB設計ブログでさらに詳しく学びましょう。 記事を読む
アルティウムとSimberian社のパートナーシップにより成長を続ける高速設計機能 アルティウムとSimberian社のパートナーシップにより成長を続ける高速設計機能 1 min Thought Leadership アルティウム社員一同より新年のご挨拶を申し上げます! 今年最初の記事では、Simberian社の営業およびマーケティング責任者であるRoger Paje氏に、最近締結された当社との正式なパートナーシップについて、またSimberian社の高精度フィールドソルバーテクノロジーによるAltium Designerのレイヤースタック、インピーダンス、表面粗さのモデリングなどの新しい高速設計機能の導入支援についてのお話を伺います。これらの拡張機能はAltium Designer 19で初めて搭載され、Altium Designer 20で強化されました。今後はさらに多くの機能が搭載されることをご期待ください。 Judy Warner: Rogerさん、Simberian社について、そして同社でのあなたの役割についてお聞かせください。 Roger Paje: 弊社は、PCB構造、および基板のシグナルインテグリティー解析のための電磁シミュレーション ソフトウェアを開発しています。当社の使命は、技術パートナーと共に、実際の現場での測定により検証された正確な結果を技術者に提供することです。営業、およびマーケティング責任者としての私の役割は、お客様とシグナルインテグリティーコミュニティーとも協力して、設計が最初から機能するように検証できるソフトウェアを作成することです。 Warner: 最近、アルティウムとSimberian社は正式な提携を発表しました。その内容と、PCB設計者がAltium Designerで引き続き実行できることについてお話しいただけますか? Paje: アルティウムとSimberianの提携で重点的に取り組むことはただひとつ。より多くの技術者が正確なシグナルインテグリティー解析を利用できるようにすることです。これは、PCIe 記事を読む
DDR5 PCB設計と信号整合性：設計者が知っておくべきこと DDR5 PCBレイアウト、ルーティング、およびシグナルインテグリティガイドライン 1 min Blog PCB設計者 電気技術者 PCB設計者 PCB設計者 電気技術者 電気技術者 DDR5規格のリリースが2020年7月に発表されました。これは、提案された規格に従う最初のRAMモジュールの開発が発表されてから約18ヶ月後のことです。この規格では、ピーク速度が5200 MT/秒/ピンを超えることが可能であり（DDR4の3200 MT/秒/ピンと比較して）、JEDECで評価された速度は最大6400 MT/秒/ピン、チャネル帯域幅は最大300 GB/秒まで増加します。 この新世代のメモリは、8GB、16GB、32GBの容量で、技術がより商業化されるにつれて、以前の世代よりも需要が上回ると予想されます。 より高速な速度、より低い供給電圧、そしてより高いチャネル損失は、DDR5のPCBレイアウトと設計において厳格なマージンと許容誤差を生み出しますが、DDR5チャネルの信号整合性は一般的な信号整合性メトリクスを用いて評価することができます。この分野には取り上げるべきことがたくさんありますが、この記事では、DDR5における信号整合性を確保するための重要なDDR5 PCBレイアウトおよびルーティングガイドライン、およびDDR5チャネルにおける重要な信号整合性メトリクスに焦点を当てます。 DDR5アイダイアグラムとインパルス応答 DDR5チャネルの信号整合性を調べるために使用される重要なシミュレーションには、アイダイアグラムとインパルス応答の2つがあります。アイダイアグラムは、シミュレートすることも、測定することもできますし、終端されたチャネルでのインパルス応答も同様です。どちらもチャネルが単一ビットおよびビットストリームを伝送する能力を測定し、チャネルの解析モデルが因果関係の観点から評価されることを可能にします。以下の表は、これらの測定/シミュレーションから得られる重要な情報をまとめたものです。 インパルス応答 アイダイアグラム 測定内容 単一ビット応答 ビットストリームへの応答 測定から判断できること - チャネル損失 (S21) - 記事を読む
高速配線のための高度なPCBガイドライン 高速配線のための高度なPCBガイドライン 1 min Thought Leadership これらの高速配線ガイドラインを使用して、高度なPCB用のこの先進的なボードを作成できます 新しい設計はますます高速化しており、PCIe 5.0は32 Gb/sに達し、PAM4は信号の整合性と速度を限界まで押し上げています。適切なインターコネクト設計は、高度なデバイスの低ノイズマージン、完璧な電力安定性要件などを考慮し、信号が適切に受信されることを確実にする必要があります。 高度なデバイスが低い信号レベルで動作するため、高速配線ガイドラインは、インターコネクト全体でのインピーダンス不連続による信号損失、歪み、反射を防ぐことに焦点を当てています。特に多レベル信号を使用する場合、超高速信号には、ここで提示されたすべての高速設計ガイドラインを真剣に考慮し、実践に移す必要があります。 重要な高速配線ガイドライン 高速がサブナノ秒領域に達する場合、特に新しいPCIe世代で、高速ネットワーキング機器をサポートするために、どの設計者もいくつかの基本的な高速PCB配線ガイドラインを心に留めておくべきです。新しいデバイスが引き続き速度制限を破るため、アプリケーションを満足させるためにいくつかを選択するのではなく、これらのガイドラインすべてを念頭に置く必要があるでしょう。 制御インピーダンスルーティングと電力整合性のためのスタックアップ 信号整合性だけでなく、電力整合性にとっても、スタックアップは重要です。同様に、信号帯域が10GHz台にまで拡大する場合、特に多レベル信号方式（例えば、400GネットワーキングのPAM4）を使用する場合、インターコネクトの インピーダンスを制御する必要があります。これは、適切な終端とマッチングを確保するためです。また、リンギング（つまり、過渡応答を臨界的に減衰させる）を最小限に抑えるためにトレースのサイズを適切に設定しながら、 インピーダンスを一定に保つ必要があります。これには、入念なスタックアップエンジニアリングとインターコネクト設計が必要です。 差動ペアルーティングと長さのマッチング 共通モードノイズが信号整合性における主要な問題であるため、制御インピーダンスルーティングの一環として、差動ペアの長さ全体にわたって十分な結合を確保する必要があります。これには、 差動ペアの長さに沿った位相マッチングも必要です。可能な限り、結合領域は直接レシーバーに伸び、結合されていない領域はドライバーに限定され、長さがマッチしている必要があります。これにより、共通モードノイズは完全に位相が揃っていると見なされ、レシーバーで完全に抑制されます。 適切な基板材料を選択する 高速立ち上がり時間が求められる場合、低損失正接とフラットな分散特性を持つ基板材料を見つける必要があります。ここで分散は非常に重要であり、インターコネクトの長さに沿ってインピーダンスと伝搬定数が連続的に変化することを引き起こします。まず、分散は電磁パルス（すなわち、デジタル信号）が伝播するにつれて広がる原因となります。第二に、強い分散の 存在下では、信号の立ち上がりエッジで見られるインピーダンスが、立ち下がりエッジで見られるインピーダンスと一致しないため、強い歪みが生じます。関連する帯域幅で誘電率がフラットであることを確認する必要がありますが、これは12 GbpsでのPAM4では簡単に30 GHzに及ぶことがあります。 短いトレースとバックドリリング 記事を読む