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高速PCB設計では、高速エッジの信号が使用されます。この信号では、デバイスの状態が非常に速く切り替わり、信号がコンポーネント間を移動し終わる前に移行が完了します。高速PCB設計における相互接続には、正確なインピーダンス整合が必要であり、相互接続に伴って起こりうる損失、歪み、EMI、クロストークを考慮した配線が必要です。伝送線路の設計、レイアウト、ルーティングを適切に行うことで、これらの問題を最小限に抑えることができます。プリント基板における高速基板レイアウトや伝送線路設計を成功させるためのリソースを、ライブラリでご覧ください。

高速PCB設計 Altium Designerを使用したPCBレイアウトと高速設計 高速設計とは何か Solve High-Speed Signal Constraints Automatically
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高速設計 高速 PCB 設計における EMI: 信号の立ち上がり時間を理解する 1 min Thought Leadership 高速設計についてもっと学び、高速PCBレイアウトにおけるスイッチング速度、立ち上がり時間、およびEMIの対処方法について理解しましょう。 記事を読む
32 差動ペアの Glossing 1 min Videos 記事を読む
1:06 HDI 設計の対応 1 min Videos 記事を読む
高速・高周波PCBにおける終端方法 高速・高周波PCBにおける終端方法 1 min Blog PCB設計者 PCB設計者 PCB設計者 高速デジタルシステムを扱う際には、終端の話題が必ず出てきます。ほとんどのデジタルシステムには、少なくとも1つの標準化された高速インターフェースがあり、または高速なエッジレート信号を生成する高速GPIOが存在する可能性があります。高度なシステムには、通常、半導体ダイ上に適用される終端を持つ多くの標準化されたインターフェースがあります。実際に終端が必要かどうかを判断した場合、どの方法を使用すべきでしょうか？ 実際には、多くのデジタルシステムではデジタル通信のための標準化されたバスを多くのコンポーネントが実装しているため、離散終端器の適用は非常に一般的ではありません。しかし、高速I/Oを持つ高度なコンポーネントを扱っている場合、離散コンポーネントで手動で終端を適用する必要があるかもしれません。このような状況が発生するもう一つの例は、特定のプロセッサーや FPGAで時々使用される特殊なロジックです。最後に、RF終端の問題がありますが、これはデジタルシステムの終端とは非常に異なります。 終端の適用時期と方法 上述のように、離散コンポーネントで手動で終端を適用する必要があるケースは限られています。 あなたのインターフェースにはインピーダンス仕様がありません データシートには、手動での終端が必要であると記載されています インターフェース仕様では、特定の終端（例： DDR、 イーサネットのボブ・スミス終端）が要求されます RFとデジタルのインピーダンスマッチングはやや異なります。全体的な目標は同じです：伝送線に送信された信号は、伝播中に最小限の損失を経験し、受信コンポーネントによって正しい電圧/電力レベルで登録されるべきです。以下の表は、デジタルとRFで使用される終端方法を比較しています： デジタルチャネル RFチャネル 終端帯域幅 広帯域終端回路が必要 狭帯域終端回路が必要 電力損失 特定の場合にはある程度の電力損失が許容される 通過帯域での電力損失はないことが望ましい 適用範囲 記事を読む
長さの許容差マッチングと違反を避けるためのPCBレイアウトの考慮事項 PCBレイアウトの考慮事項：差動ペアの長さマッチング許容誤差と違反の回避 1 min Blog 娘の髪の毛をとかすことは、PCBトレースの絡みを解くことを思い出させます。すべてのものを層に設定し、クロスオーバーは避ける必要があります。9歳の娘の髪の毛をとかすのに、PCBトレースのルーティングほど時間はかかりませんが、正しく行わないと同じくらい痛みを伴います。理想的には、あなたの娘の髪が電子機器のショートサーキットや小さな火花を引き起こすことはありません。 レイアウトでのトレースのルーティングは、おそらく最も重要で時間がかかる設計活動です。高速設計では、トレースの長さは非常に正確であり、特定の許容範囲内に収まる必要があります。特性インピーダンス、信号の整合性、レイヤースタックアップ、トレース幅を追跡することは、手間がかかり、時間がかかり、どのツールでも自動的に達成するのが非常に難しいです。 最高のPCB設計ソフトウェアを使用することで、最も厳しいルーティングのボトルネックを克服し、生産性を最大化することができます。最高の自動ルーティングおよび長さ許容範囲ツールを使用するだけでなく、業界が要求するシミュレーションツールにアクセスする必要があります。このようにして、あなたのデザインがどのようなインピーダンスも乗り越え、可能な限り最高の回路基板デザインを提供できるように信頼できます。 高速ルーティングと長さ許容範囲マッチング 高速信号は他の信号と相互作用する可能性が最も高く、その逆もまた然りです。ほとんどのエンジニアは、規定のルーティングルールに従うことができるように、これらの信号を最初にレイアウトします。最も重要な高速ルーティングルールの中には、長さ許容誤差のマッチング、別名長さチューニングがあります。 単終端および差動ペアルーティングは、異なるコンポーネントを一つの動作するシステムに接続する、その重要なタスクです。 高速デジタルシステムでは、複数のトレースのルーティングは非常に正確でなければなりません。デジタルデータが複数の入力を持つコンポーネント、例えばロジックゲートICを通して送信される場合、すべての入力に信号が同時に到着する必要があります。電子デバイスのデータ転送速度が上がるにつれて、複数のトレース間の許容される不一致の量は次第に小さくなります。トレースの長さは、デバイスでデータエラーを作り出さないように、正確に一致させる必要があります。 差動ペアでの長さ許容誤差のマッチングも、信号が同期されることを保証するために必須です。ネット内のコンポーネント間の接続が一致していない場合、ソフトウェアはレイアウト上に直接インジケーターで通知するべきです。すべてのソフトウェアが長さの不一致を修正することを容易にしているわけではありません。異なるプログラムには、トレースの長さを調整し、トレースの長さを調整することがドラッグアンドドロップコマンドと同じくらい簡単であるべきです。 すべてのネットが同じように作られているわけではありません。PCB設計ソフトウェアは、自動ルーティングとルールチェックのバランスを取りつつ、デバイスアプリケーションの要件に応じて設計をカスタマイズする自由を提供するべきです。複数の差動ペアや単線トレースをネットにグループ化する場合、各ネットに長さマッチング制約を簡単に定義できるPCBルールと制約エディタが必要です。 Altiumでの差動ペアルーティング 問題の原因を理解する レイアウトエディターで直接ルーティングを開始すると、トレースは事前定義された設計ルールを使用して配置されます。ルーティングに関する問題のいくつかは、特に粗悪な設計パッケージでの矛盾するルール設定によって生じます。貧弱な設計ソフトウェアは、実際にはボード全体にわたってトレースを誤って自動ルーティングし、最も極端なケースを除いて、このことが起こったことに気づかないかもしれません。これは特に差動ペアに当てはまります。 不適切な設計ソフトウェアは、トレースや差動ペアを誤ってルーティングするだけでなく、ルーティング機能を追加購入しない限り提供されません。これにより、手動でルーティングし、長さの許容範囲を目視で確認し、 ミアンダを手動で挿入するしかなくなります。合理的な時間内に少数のトレースをルーティングしたい場合は、これらの基本的な機能を購入する必要があります。それに、新たに発症した手根管症候群のための手首サポーターも必要になるでしょう。 ネット内のルーティングの不一致を修正するプロセスに実際に取り組む際には、隣接する単線トレース間および差動ペア内の各トレース間の不一致を示す明確な指標が必要になります。これは、トレースにミアンダをドラッグすると調整される視覚的指標をレイアウトビューに配置するほど簡単であるべきです。許容範囲の指標が3つのダイアログの奥深くに埋もれている理由はありません。 統合設計環境におけるルーティング許容範囲 差動ペアのルーティング、長さのトレース、ネットの定義、層間ルーティングは、通常、PCB設計の最も時間がかかる部分であるため、設計ソフトウェアには、信号ネットの長さ許容値を満たしながら、プロセス全体をスピードアップするインタラクティブ機能が含まれているべきです。これらのツールはソフトウェアパッケージに組み込まれているべきであり、この重要な機能がアドオンとしてのみ利用可能である理由はありません。 ソフトウェアがネット内の長さの不一致を通知することは一つのことですが、この不一致を修正することは別のことです。トレース長の不一致を修正するには、ネット内の短いトレースにミアンダーを配置して、最長のトレースの長さに合わせる必要があります。長さマッチング設定とミアンダーのジオメトリは、レイアウトから直接簡単にアクセスできるべきです。長さ調整のためのマイターを追加することは、不一致のトレースをマウスでドラッグするほど簡単であるべきです。 すべての接続をルーティングし、不一致のトレースをクリーンアップしたら、統合設計環境は、レイアウトを業界標準のシミュレーションおよび分析パッケージに統合します。誰もが、設計パッケージからシミュレーションプログラムにエクスポートする必要はありません。統合環境で作業することで、これらのツールにアクセスし、単一のプログラム内ですべての製造業者向けデリバラブルを生成できます。 Altium 記事を読む
Customer Success Stories BAE Systems Discover how BAE Systems improved project time frames while ensuring that designs perform as expected early in the development cycle using Altium Designer.
伝搬遅延を減らす：ロジックゲートと回路基板をタイムリーに保つ ロジックゲートの伝搬遅延を最小限に抑える：パルス列を同期させる 1 min Thought Leadership アナログ時計を使用している場合、夏時間は個人的な生活や職業生活に大きな混乱をもたらすことがあります。起きたときにスケジュールが1時間狂っていることに気づかないこともあります。誰もが夏時間の犠牲になったことを認めたくないものですが、これが起こると、スケジュールを再同期させなければなりません。 時計と電子部品を同期させることは、高速PCB設計において重要です。バストレースルーティング、高性能DDRメモリ、一般的な高速回路などのアプリケーションでは、信号とクロックパルスの正確なタイミングが必要です。xorゲートやNANDゲートなどのロジックゲートの伝搬遅延は、データを破損させ、重要なコンポーネントをシステムクロックと同期させることができなくなります。さらに、セットアップ時間とホールド時間は、クロックと信号のトレースを正確にルーティングすることを要求します。ゲート遅延などで供給電圧が停止すると、任意の集積回路が問題を経験する可能性があります。しかし、デジタル電子機器における伝搬遅延とは何でしょうか？ セットアップ時間とホールド時間 ロジックゲートにおける伝搬遅延は、通常、ロジックゲートの立ち上がり時間または立ち下がり時間を指します。これは、入力状態の変化に基づいてロジックゲートが出力状態を変更するまでの時間です。これは、ロジックゲートに固有のキャパシタンスによって発生します。過去には、クロックやデータ伝送速度が遅かったため、伝搬遅延はデジタル回路において主要な問題を引き起こすことは通常ありませんでした。なぜなら、立ち上がり時間や立ち下がり時間が比較的速かったからです。 しかし、現在の状況はそれほど便利ではありません。 高速回路では、クロック周波数がデジタル電子機器の伝搬遅延と同等になることがあります。その結果、システム内を移動するデータがクロックと同期していない可能性があります。例えば、ロジックゲートの伝搬遅延によって、デバイスに深刻な影響を及ぼすことがあります。この不一致のために、コンポーネントが設計通りに動作しないことがあります。ロジックゲートの伝搬遅延、または回路内の他の任意のタイプの伝搬遅延は、データ集約型アプリケーションでデータ破損を引き起こすこともあります。 例として、次のクロックパルスでトグルするように設定された立ち上がりエッジフリップフロップを考えてみましょう。クロックパルスの立ち上がりエッジが到着すると、出力状態はトグルし始めます。しかし、出力状態は即座に切り替わりません。代わりに、出力状態が0から1へ、またはその逆へ上昇するのには時間がかかります。これは、フリップフロップの下流にある出力パルスとクロックパルスが同期していない可能性があることを意味します。 伝搬遅延はオシロスコープで測定できます 伝搬遅延の補償 明らかに、デジタルシステムでクロック信号を速めることはできませんし、PCBの異なる部分でクロックパルスを選択的に速めることもできません。しかし、トレースの長さを調整することで、デバイス内の異なる信号の到着を遅らせることができます。小さな延長を加えることで、パルスをわずかに遅らせ、信号を再び同期させることができます。クロックトレースをわずかに遅らせることで、ICが適切な状態に落ち着く時間を与え、それでも同期を保つことができます。 適切な補償には、PCB内の異なるコンポーネント間の クロックスキューを計算することも必要です。ほとんどの場合、PCBはグローバルクロックによって動作し、それが直接異なるコンポーネントに供給されます。トレースが異なるコンポーネントに分岐する方法によって、クロックスキューが蓄積され、クロックと信号パルスを同期させるためにより大きなセットアップ時間とホールド時間が必要になることがあります。 信号が次のクロックパルス前に完全レベルに達するのに十分な時間を与える方法の一つは、PCBの特定のポイントでクロックトレースを迂回させることです。蛇行迂回はクロックパルスにちょうど良い遅延を与えることができます。差動トレースは一緒に迂回させ、密接な結合を維持する必要があります。 デバイスに必要なトレースを提供する では、どのトレースを迂回させるべきか、どうやって選ぶのでしょうか？補償は各ネットのトレースに適用されるべきです。まず、ネット内で最も長い信号トレースの長さを探し、残りのトレースがすべてのトレースを通じて信号が同期されるように迂回させます。最後に、このネットのコンポーネントに接続するクロックトレースの長さを調整します。ICが完全電圧に達するのに十分な時間だけクロックパルスを遅延させます。 ライン遅延と立ち上がり/立ち下がり時間 デジタル電子回路において、線路遅延と伝搬遅延は時々、同じ意味で使われることがあります。線路遅延は伝搬遅延と重要な関係があり、特定の条件下では信号伝送の問題を引き起こすことがあります。具体的には、出力信号の立ち上がり時間または立ち下がり時間を出力トレース上の線路遅延と比較する必要があります。トレースの長さが長い場合、出力信号は移動するパルスとして動き、インピーダンスの不一致で反射されることがあります。 特定の条件下では、信号トレースを伝送線として扱う必要があります。業界の経験則の一つに、PCBトレースの片道線路遅延が信号の立ち上がり/立ち下がり時間（どちらのエッジが速いか）の半分以上に等しいかそれ以上の場合、ロジックICからの出力信号トレースを終端することがあります。 これは、回路の信号トレースが十分に短い限り、インピーダンスの不一致があっても問題ないことを意味します。トレースが短い場合、信号はその完全な電圧レベルまで上昇し、出力電圧はトレース全体に適用されます。移動するパルスではなく、信号は二点間の一時的な定電圧として存在し、信号の反射はありません。 優れたPCBレイアウトソフトウェアである 記事を読む