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高速PCB設計

高速PCB設計では、高速エッジの信号が使用されます。この信号では、デバイスの状態が非常に速く切り替わり、信号がコンポーネント間を移動し終わる前に移行が完了します。高速PCB設計における相互接続には、正確なインピーダンス整合が必要であり、相互接続に伴って起こりうる損失、歪み、EMI、クロストークを考慮した配線が必要です。伝送線路の設計、レイアウト、ルーティングを適切に行うことで、これらの問題を最小限に抑えることができます。プリント基板における高速基板レイアウトや伝送線路設計を成功させるためのリソースを、ライブラリでご覧ください。

高速PCB設計 Altium Designerを使用したPCBレイアウトと高速設計 高速設計とは何か Solve High-Speed Signal Constraints Automatically
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PDS設計：超低消費電力実装のために PDS超低消費電力実装のための設計 1 min Blog 低消費電力の実装において、製品は非常にまれに高電流オプションを持つことが特徴付けられ、小さいサイズで、電力管理に最適化され、バッテリーの持続時間が可能な限り長くなければならないという必要性があります。これらの基準に該当する製品には、スマートフォン、スマートウォッチ、遠隔監視デバイス、医療デバイスなどがありますが、これに限定されません。 PDS設計と電力管理に関しては、超低消費電力として特徴付けられるすべての製品に固有のいくつかの主要な要因があります：非常に小さいジオメトリで効率的なPDSを設計すること、電力消費を管理し、バッテリー寿命を節約すること。遠隔監視デバイスなどの製品実装では、リークによる電力ドレインの潜在的な原因としてキャパシタを排除するために適切なキャパシタを選択することも重要な要因です。この記事はこれらのダイナミクスに焦点を当てています。 まだ読んでいない場合は、 このブログはPDS設計の進化、それに関連する課題、電力が流れる場所、インダクタンスと抵抗が性能劣化に与える影響に焦点を当てており、電力供給システムを探求する良い出発点です。 こんなに小さい製品にこんなに多くの機能 スマートテクノロジーは、小型フォームファクタで実装され、私たちの日常生活において非常に普及しているため、それがなかった時代を想像することが難しくなっています。そして、これらのデバイス内に含まれる技術の進化と洗練度は、私たちが依存しているさまざまな製品機能を実装し、操作することがどれほど大変かという点において、私たちが軽視するほどに飛躍的に向上しました。 例えば、携帯電話を縦から横に回転させたときに画面が整列したままでいる技術は、かつて私たちがスーパーコンピュータと呼んでいたものです。そして、スマートフォンには多くの機能があります。いくつかのラジオ、1つ以上のカメラ、画面、内部のプロセッサ、そして電力を消費するメモリがあり、さまざまな電力ゾーンを管理することは課題となります。デバイスにある各電力レールにはPDSがあり、スマートフォンに15-20のPDSがあることは珍しくありません。 したがって、PCBデザイナーの主な仕事は、各電力レールのためにボード上に十分な領域を持つ方法と、始めるときにそれほど多くない平面を分割する十分な方法を見つけることになります。 たとえば、iPhone 10（iPhone X）には、非常に薄いPCBが2枚あります。一方は8層で、もう一方は10層です。両方のボードには両面にコンポーネントがあり、これら2枚のボードは電話の内部で互いに重なっています。複雑なICには、パッケージがまったくなく、すべてがバンプダイです。（バンプダイは、フリップチップや制御崩壊チップ接続（C4）としても知られています。これは、はんだバンプを使用してICを外部回路に接続する方法であり、非常に小さなエリアでICをボードに接続することを可能にします）。 そして、これらの狭い幾何学的形状のために、PDSを管理する方法として平面キャパシタンスを持つ余地がありません。すべてのキャパシタンスはICに直接組み込まれています。実際には、これらの製品を開発するために必要な設計の専門知識は非常に特殊化されており、従来のPCB設計とは大きく異なります。 電力管理 では、超低消費電力製品に必要なパラメーターの2つ—非常に小さなスペースに多くの機能を持たせることと、1つのデバイスに複数のPDSを持つこと—が考慮されました。電力管理の観点から見ると、携帯電話は特定の機能がアクティブでない時にはオフになるように設計されています。そして、PDSの操作を正確に行うことが重要です。 設計者としては、電話内の主要な電力消費者をすべて管理し、適切なタイミングでオンとオフを切り替える方法を見つけ出さなければなりません。ほとんどのスマートフォンでは、最も電力を消費するのは無線です。動画、写真、大量のデータなどをアップロードするとき、無線は連続してオンになり、電力消費が高くなります。中から低電力使用範囲では、テキストメッセージの送信やよりシンプルなデータファイルのアップロードがあります。電力使用の極端に低い端には、モバイルデバイスと携帯電話の基地局との間で行われる「ピンギング」があり、これはあなたの位置を連続的に監視します。本質的に、携帯電話が何らかのレベルで電力を消費していない唯一の時は、完全に電源が切れている時です。 バッテリーの保存 次に、超低消費電力製品の実装においておそらく最も重要な側面について触れます。それは、バッテリーの持続時間を可能な限り長くすることです。スマートフォンにとってバッテリー寿命は重要な特徴ですが、リモートモニタリングデバイスなどの他の製品にとっては、電力の節約が絶対的な必要性です。このタイプの製品の例としては、大きな送電線にクリップされる電力線モニターがあります。ほとんどの場合、これらのデバイスの性能要件は、バッテリーが少なくとも1年間持続することです。しかし、キャパシタが間遍なタイプである場合、漏れてしまい、バッテリーが望むよりもずっと早く放電されてしまいます。 理論的には、キャパシタは完璧な絶縁体であるとされています。しかし、実際にはそうではありません。キャパシタが80アンペアの電源で使用される場合、数マイクロアンペアの漏れは現れず、それほど問題を引き起こしません。しかし、バッテリーが1年の寿命を持たなければならない場合、どんなに小さなキャパシタの漏れも大きな問題になり得ます。通常、超低消費電力デバイスに選択されるキャパシタは、バイパスキャパシタとして使用されてきたものと同じです（しばしばタンタルキャパシタ）。原則として、これらは低漏れではなく、実際にはそれが性能基準ではありません。 通常、セラミックコンデンサは漏れ問題を引き起こすことはありませんが、最も安価な選択肢でもないため、リモートモニターのような超低消費電力アプリケーションのデフォルトの選択項目ではありません。選択したコンデンサが「漏れにくい」とされているかどうかを判断する最良の方法は、デバイスのアプリケーションノートを読むことです。漏れにくさが明記されていない場合は、そのように特定されているコンデンサを探すのが最善です。 超低消費電力デバイスのPDS要件は、標準的なPCB実装とは大きく異なります。これらのデバイスは、小型フォームファクター、高効率のPDS設計、および潜在的な電力消耗源の排除によって特徴づけられます。 記事を読む
パワープレイ - 電力供給システムの設計に成功する パワープレイ - 電力供給システムの成功設計 1 min Blog 業界全体を通じて、最も問題を引き起こし続ける設計要素は電力供給システム（PDS）です。そして、コンサルティング会社として、過去数年間にわたり私たちが解決に呼び出された問題の大半は、常にPDSの問題に集中していました。以前のブログで述べたガードトレースとその非効率性についての話と同様に、EMIの問題を解決するために呼び出されるたびに、私たちは常にPDSの修正に取り組んできました。 この記事では、PDS設計の課題がどのようにして生じ、それらを軽減するために使用された方法について議論します。この記事の第2部では、超低電力実装のためのPDS設計について取り上げます。 少しの歴史と多くの問題 まず、基本から：すべてのPDSには、電力が流れる場所と直列にインダクタンス（Lpとして表される）と抵抗（Rpとして表される）があります。低電流では、抵抗は問題になりません。低周波数では、インダクタンスも問題になりません。周波数を上げ始めると、インダクタンスは劣化の主要な原因となります。 では、インダクタンスや抵抗が問題となり始めた時期を少し振り返ってみましょう。最も重要なのは、PDS設計の「ブラックマジック」がいつ登場したかを見ることです。 両面ボードの使用を開始したとき、その上の信号の立ち上がり時間は時に数十ナノ秒にも及びました。周波数成分は非常に低く、結果としてボード上のトレースは問題を引き起こしませんでした。全ての電力はトレースではなく平面で配線されていました。各ICのルートパスに、+5とグラウンドの間にキャパシタを配置するだけで十分でした。その後、ECL（エミッタ結合ロジック）が登場しました。 ECL技術は、ボード上に平面がなければ決して機能しませんでした。なぜなら、立ち上がり時間がナノ秒未満だったからです。これが、電力分配にトレースを使用することが許容されなくなった時期です。立ち上がり時間が速いため、トレースで電力を接続することはできませんでした。インダクタンスが大きすぎました。そのため、ECL技術の最初から常に電力平面ペアが存在しました。ECL技術を設計に使用するエンジニアはこれを理解し、電力平面を使用しました。 さて、TTL（トランジスタ・トランジスタ・ロジック）に移りましょう。基本的なTTLでは、トレースで電力を配線できました。その後、ASTTL（Advanced Schottky TTL）の時代が到来しました。これはECLと同じ速さでしたが、それを使用して製品を設計していたエンジニアは、遅いTTLを使用していたときと同じ方法を試み、回路が安定しませんでした。その結果、恐ろしいEMI（電磁干渉）が発生しました。人々は.1および.01マイクロファラドのキャパシタを使用してみましたが、うまくいきませんでした。そして、それがすべての「ブラックマジック」ルールが登場し始めたときです。 公共の領域にEMIエンジニアはほとんどおらず、TTLを使用していたエンジニアが伝送線、電力供給、高速信号の配線などを理解していなかったため、本当に困難な状況に陥りました。製品がEMIテストレンジで失敗すると、設計エンジニアはテストを行っている人に何をすべきか尋ね、テストエンジニア（PDS設計を理解していない）は、問題を改善するために他の誰かが行ったことを引用し、それがリストに記載されて回されました。これらのリストが「ブラックマジック」ルールの起源でした。 PDS設計およびそれ以降におけるキャパシタの役割 「ブラックマジック」のルールの結果の一つは、PDSを設計する際に、人々がPDSの問題を修正しようとして基板に多くのキャパシタを配置する傾向があったことですが、それらのキャパシタがどのように機能するか、または機能しないかを本当に理解していませんでした。ここからデカップリングキャパシタの概念が生まれました。実際には、これらのキャパシタは何もデカップリングしません。代わりに、スイッチングイベントをサポートするための局所的な電荷源を提供します。 「クーロンバケット」として言及される方が適切です。なぜなら、スイッチングイベントをサポートするために使用されるクーロンの電荷を蓄えるからです。（クーロンは、国際単位系の電荷の単位です。1アンペアの一定の電流が1秒間に運ぶ電荷です）。使用されるキャパシタが適切なサイズでない場合や、関与する周波数で機能しない場合、結果としてVddにリップルが発生します。（Vddは、MOSまたはCMOSトランジスタまたはICのドレイン端に接続される電源の端子で、通常は電源の最も正のレールです）。このトピックに関する徹底的な取り扱いは、Lee RitcheyのAltium Resourceの記事「Win at Power Delivery System 記事を読む
直列終端抵抗の計算 直列終端抵抗の計算 1 min Blog 伝送線路に関しては、簡単に思えることがあまりありません。終端技術の決定や終端ネットワーク内のコンポーネントの値を決めることは難しい作業であるべきではありません。ほとんどのPCB設計プログラムでは、計算機をオンラインで探すか、手計算をしなければなりません。代わりに、設計ソフトウェアは終端ネットワーク内のコンポーネント値の範囲を簡単にテストできるようにするべきです。 一部のコンポーネント、トレース、差動ペア、およびビアを介してルーティングされる相互接続は、高速または高周波回路で伝送線路効果が生じるのを防ぐためにインピーダンスマッチングされるべきです。小さなインピーダンスの不一致は許容できるかもしれませんが、いくつかの信号ドライバーは、信号トレースで一般的に使用される標準の50オーム値と一致しないインピーダンスを持つことがあります。ルーティングおよびコンピュータアーキテクチャの標準（例えば、 PCIe Gen 2およびGen 3）も差動ペアインピーダンスに異なる値を使用していることに注意すべきです。 トレースが伝送線路効果を示し始めると判断した場合、この記事では、Altium Designer®の信号整合性ツールを使用してシリーズ抵抗の正しい値を決定する方法を示します。 どの終端ネットワークを使用すべきか？ この質問にはいくつかの答えがあります。なぜなら、 いくつかの可能なネットワークや終端装置が存在するからです。デジタル信号については、抵抗器が広帯域コンポーネントであるため、抵抗終端を好みます。ICのドライバーピンに直接配置された場合、非常に高い帯域幅までのドライバーを終端するために使用できます。対照的に、RF出力やアンテナは、抵抗性の電力損失を避けたいため、LCネットワークを好むでしょう。そして、インダクタとキャパシタ（直列またはシャント要素として）の正確な配置は、インピーダンスをシフトして共振周波数に合わせる必要がある方法に依存します。 抵抗終端に関しては、一般的に使用される2つの方法があります。シリーズ終端（ドライバーピンに配置）と並列終端（受信機からGNDに配置）。 シリーズ終端の効果について覚えておくべき重要なことが2つあります： シリーズ終端は、ドライバーの電圧レベルが受信機の電圧レベルと一致する必要がある場合に自体で使用されます。この場合、並列終端を使用しないでください。また、シリーズ抵抗をソースインピーダンスと伝送線インピーダンスと完全に一致させる必要があります。 シリーズ終端は並列終端と共に使用することができますが、それらは一般的ではない特殊なケースでより多く使用されます。 終端は、それが必要であることを確認し、使用しているインターフェースに目標とするインピーダンスの仕様がない場合にのみ適用すべきです。 ドライバーに直列終端抵抗を使用する理由には以下のようなものがあります： 終端されていない負荷からの反射が予想されるほど線が長い場合、終端されていないドライバーとトレースの間には必要です。そして、信号ドライバーのインピーダンスがトレースのインピーダンスよりも小さい場合 出力で見られる減衰を増やして、グラウンドバウンスを抑制するのに役立ちます。 次に、SSN、または 記事を読む
細心の配慮が必要な基板の領域 細心の配慮が必要な基板の領域 1 min Whitepapers はじめに 現在、FPGAやマイクロプロセッサーなどの高度で多岐にわたるさまざまな半導体デバイスの格納には、一般的にボールグリッドアレイ(BGA)のデバイスパッケージが利用されています。チップ製造の技術的な進歩に足並みを揃えるため、埋め込み型設計向けのBGAパッケージはこの何年かで大きく進展しました。このパッケージは、標準的なBGAとマイクロBGAに分類できます。現在の技術では出口配線が原因となり、複数のI/O可用性に対する要求によって、経験の豊富なPCB設計者にさえ多くの課題がもたらされています。 そのなかでも、製造の失敗といった問題を引き起こすことのない適切な出口配線を確保しなければなりません。パッドやビアのサイズ、I/Oピンの数、BGAのファンアウトに必要なレイヤーの数、トレース幅のスペースなど、適切なファンアウト配線を行うには、いくつかの応用が必要になります。ま た、基板のレイヤー数をいくつにするかという問題もありますが、これは簡単に決められるものではありません。レイヤーの数が増えると、製品の全体 的なコストも上がります。一方で、発生したノイズを抑制するために、レイヤーを追加しなければならないこともあります。 作業領域 設計のトレースとスペース幅、ビアのサイズ、1つのチャンネルのトレース量が確定しないと、必要なレイヤー数は決定できません。I/Oピンを最小限 にするための最良の方法は、レイヤーの数を減らすことです。一般的には、デバイスの最初の2つの外層にはビアが必要ないものの、内層の下には ビアを配線しなければなりません。多くの設計者は、これを「ドッグボーン」と呼びます。これは、ビアが反対側の端にある場合のBGAパッドからの短いトレースを指します。ドッグボーンがファンアウトすると、デバイスが4つのセクションに分離されます。これはデバイスの縁をオーバーするエスケープ配 線となり、その他の内層のパッドに別のレイヤーからアクセスできるようになります。このプロセスは、パッドが完全にファンアウトするまで続行されます。 スナップグリッドの場合、配線は必ずしも一貫しません。そのよい例は、トレース幅を縮小するネックダウンが必要なときです。この場合、適切なスナップグリッドを確保するために、変更や設定を何度も繰り返さなければならない面倒な事態になることがあります。ただし、グリッド内にグリッドを挿入 し、スナップグリッドの感度をより適切な設定に自動的に変更できれば、単調なプロセスを繰り返す負担を軽減できます。もうひとつの例は、円形コンポーネントの配置です。高度なスナップ管理システムではPolarグリッドが役立ちます。これは特にコンポーネントの配置で円形基板を設計する際に極めて有用です。 (※続きはPDFをダウンロードしてください) 今すぐ Altium Designerの無償評価版をリクエストして、世界最高のPCB設計ソリューションをお試しください！ 記事を読む
高速設計とXSIGNAL 高速設計とxSignal 1 min Whitepapers 高速設計は、電気エンジニアが行う可能性がある業務の中でも最も難しいものの一つです。高速信号の応答はきわめて多くの要因から影響を受けます。一般的に、高速設計とはシステムクロック周波数の機能のことであると誤解されていますが、これは間違いであり、高速性を決定するのは、 立ち上がり時間、PCBスタックアップによるインピーダンス低減、トレース幅、終端処理です。 エンジニアとPCB設計者にとって、スイッチング速度が速いということは次の2つのことを意味します。 シグナルインテグリティの問題 反射、クロストークなど。 シグナルインテグリティの目標は、配線インピーダンスの低減、終端処理、PCBスタックアップなどにより達成されます。 タイミングに関する制約 多数の信号がほぼ同じタイミングで送信先のピンに到達するようにすること 信号経路の配線長さを揃えること 最も一般的なものの一つになったDDRx-SDRAMを含む多くのアプリケーションにおいて、タイミングインテグリティは重要です。現在、この種の設計にはDDR、DDR2、DDR3、DDR4のうちの1つまたは複数が含まれています。DDRの設計には、タイミング規則に関する以下のような項目を含む長いリストがあります。 アドレス/コマンドラインとクロックラインの差が+/-20ミル以内であること アドレス/コマンドライン相互の差が+/-10ミル以内であること データストローブ対の配線は差動対であること データストローブ対相互の差が+/-1ミル以内であること データネットの差が+/-10ミル以内であること その他多くの要素についてもインピーダンスとクリアランスの条件が守られていること 高速用配線では、配線トポロジー(接続形態)を適用することもきわめて重要です。ネットのトポロジーとは、ピン間接続の配置またはパターンのことです。既定では、各ネットのピン間接続は、合計接続長が最も短くなるように配置されます。トポロジーがネットに適用される理由はさまざまです。信号反射を最小限に抑えることが要求される高速設計の場合、ネットはデイジーチェーントポロジーを使用して構成されます。これに対しグランド用のネットの場合は、すべてのトラックが共通の点に戻ってくるようにスター型トポロジーが適用される場合があります。(※続きはPDFをダウンロードしてください) 今すぐ Altium Designerの無償評価版をリクエストして、世界最高のPCB設計ソリューションをお試しください！ 記事を読む
Customer Success Stories BAE Systems Discover how BAE Systems improved project time frames while ensuring that designs perform as expected early in the development cycle using Altium Designer.
PCIeレイアウトと配線のガイドライン PCIeレイアウトと配線のガイドライン 1 min Guide Books PCB設計者 PCB設計者 PCB設計者 子供の頃、コンピューターの筐体を開き、マザーボードに搭載された複雑なカードスロット、チップ、その他電子部品を見ると、製作者がどうやってこの部品すべてを正しく配置できたのか、不思議に思っていました。後にコンピューター・アーキテクチャーと周辺機器のPCB設計について学ぶと、私はPCB設計者が優れた電子機器を構築するために注いでいる労力に驚嘆しました。 最新のGPU、USB、オーディオ、およびネットワークカードはすべて同じ相互接続規格である、PCI Expressの背面で実行できます。PCIeデバイスの高速PCB設計に慣れていない場合は、PCI-SIG (Peripheral Component Interconnect Special Interest Group) から標準ドキュメントを購入しない限り、このトピックに関する情報が少し断片的になります。幸いなことに、基本仕様は実用的な設計ルールに分割できるため、適切なPCB設計ソフトウェアを使用して次のPCIeデバイスを簡単にレイアウトおよび配線できます。 他の高速設計/デザインと同様に、配線仕様に関する標準規格に盲目的に従っても、設計/デザインが意図したとおりに動作することは保証されません。プロトタイプの設計では徹底的にテストして、シグナルインテグリティーの問題が設計内に潜んでいないことを確認する必要があります。インピーダンスや配線長などの点ですべてを適切な配線仕様に合わせて設計したとしても、レイアウトの選択が不適切なために設計が失敗する可能性は依然としてあります。各世代のPCIe仕様にはテスト要件も含まれており、これは PCI-SIG Webサイトで公開されています。ここではテストには立ち入りませんが、このまま読み続けて、規格の内容と、新しい PCIe 世代に最適に準拠するようにPCIeカードを設計する方法の簡単な概要を確認してください。 配線仕様 現在、PCIeの仕様を統括する業界の作業グループであるPCI-SIGが、PCIeの5つの世代をリリースしています。 PCIe Gen 5は今年リリースされ、PCIe 記事を読む