高速PCB設計

Thought Leadership 高速設計プロセスにおけるシグナルインテグリティ分析の採用方法設計が複雑になるにつれて、信号整合性の問題のリスクが高まります。設計プロセスに信号整合性シミュレーションを採用することで、リスクを軽減し、リソースを保護することができます。さらに詳しく読んでみましょう。現実の信号の動作は、大学で教えられる理論的な応用とはしばしば大きく異なり、その結果、理論から実践への移行は予測不可能な結果につながることがよくあります。信号は損失、クロストーク効果、反射、スキン効果など、さまざまな方法で乱される可能性があります。これらの信号の乱れは、しばしば高額な代償を伴う深刻な影響を引き起こす可能性がありますが、そもそもこれらの問題をどのように回避できるのでしょうか？リスクとは何か？信号の歪みに関連するリスクと結果は、原因によっていくつかあります。例えば、反射の問題を見てみましょう。信号は送信機から受信機に送られますが、受信機のピンでエネルギーのオーバーフローが観察されることがあります。これは下の図1で示されています。図1 - 受信機のピンから観測されるエネルギーのオーバーフローこの効果を観察するとき、チップを焼損させる可能性のあるオーバーシュートや、デバイスを二回切り替える可能性のあるアンダーシュートなど、信号のさまざまな歪みが見られます。この状況では、デバイスを再び切り替える可能性のあるリングバックにも注意を払うべきです。どちらの場合もリスクは高く、以下を含みます：プロトタイプと再設計のための追加コスト。製品が市場に出たときに機能しないシステム。顧客から返品された際の修理または交換。では、設計で信号整合性の問題を避けるにはどうすればよいでしょうか？物理的なプロトタイプを必要とせずに、初期開発段階で信号整合性を分析する方法があったらどうでしょうか？ Altium Designer^®での信号整合性分析 Altiumには、ボード上の信号の乱れや歪みを検出するのに役立つ信号整合性分析ツールが含まれています。これは、設計プロセスの早い段階で信号の問題を検出するのに役立ち、レイアウトを行う際により良い判断を下すことができます。ボードが完成し、ルーティングとすべての銅領域が配置された後、ポストレイアウト分析を利用して、信号の実際の乱れを確認することができます。信号整合性分析によるリスクの軽減設計が時間とともに複雑になるにつれて、設計内の信号の乱れの危険性が高まります。Altiumの信号整合性シミュレーションを活用することで、高速アプリケーションの複雑さをうまくナビゲートすることが容易になります。設計フローに信号整合性シミュレーションツールを導入する方法についてもっと学びたいですか？無料のホワイトペーパー高速設計プロセスにおける信号整合性の採用を今すぐダウンロードしてください。

Thought Leadership バックドリルで解決 - PCB上の信号歪みを減らす方法年月を経るにつれて、エンジニアはプリント基板のバックドリル設計において、高速デジタル信号の整合性を歪ませる可能性のあるノイズに対処するためのいくつかのアプローチを開発してきました。そして、私たちの設計が新たな境界を押し広げるにつれて、新しい課題に対処するための技術の複雑さも増しています。今日、デジタル設計システムの速度はGHzに達しており、これは過去よりも顕著な課題を生み出しています。エッジレートがピコ秒単位である場合、任意のインピーダンスの不連続性、インダクタンスの乱れ、または寄生容量は、信号の整合性と品質に悪影響を及ぼす可能性があります。信号の乱れを引き起こすさまざまな原因がありますが、特に見過ごされがちな一つの原因はビアです。PCB信号の歪みを減らす方法についての詳細は、以下をお読みください。シンプルなビアの中の隠れた危険高密度インターコネクト（HDI）、多層カウントプリント基板、厚いバックプレーン/ミッドプレーンでは、ビア信号がジッターの増加、減衰、および高いビットエラーレート（BER）に苦しむことがあり、これにより受信側でデータが誤って解釈される可能性があります。たとえばバックプレーンとドーターカードを例に取りましょう。インピーダンスの不連続に関しては、回路基板において焦点はしばしばそれらとマザーボードとの間のコネクタにあります。通常、これらのコネクタはインピーダンスの面で非常によくマッチしているものの、実際の不連続の原因はPCBデザインのビアです。データレートが増加するにつれて、スルーホール（PTH）ビア構造によって導入される歪みの量も、通常、関連するデータレートの増加よりも指数関数的に高い割合で増加します。例えば、6.25 Gb/sのデータレートでのPTHビアの歪み効果は、3.125 Gb/sでのそれの2倍以上になることがよくあります。最後に接続された層を超えて底部と上部に不要なスタブが存在することで、ビアは低インピーダンスの不連続として現れます。エンジニアがこれらのビアの余分な容量を克服する一つの方法は、その長さを最小限に抑えてそのインピーダンスを減らすことです。ここでバックドリリングが登場します。長いビアスタブの信号歪み [1] バックドリリングでバックアップするバックドリリングは、ビアスタブを取り除くことでチャネル信号の整合性を最小限に抑えるために、広く受け入れられているシンプルで効果的な方法として使用されてきました。この技術は、従来の数値制御（NC）ドリル装置を使用する制御深度ドリリングとして知られています。そして、この技術はバックプレーンのような厚い基板だけでなく、あらゆるタイプの回路基板に適用できます。バックドリリングプロセスには、不要な導電性スタブを取り除くために、元のビア穴を作成するために使用されたドリルビットよりもわずかに大きな直径のドリルビットを使用することが含まれます。このビットは通常、プライマリドリルサイズよりも8ミル大きいですが、多くのメーカーはより厳しい仕様を満たすことができます。バックドリリング手順が近くのビアによってトレースやプレーンをドリルスルーしないように、トレースとプレーンのクリアランスが十分に大きい必要があることを覚えておく必要があります。トレースやプレーンをドリルスルーするのを避けるためには、10ミルのクリアランスが推奨されます。一般的に、バックドリリングによるビアスタブ長の減少は多くの利点をもたらします。これには以下が含まれます：決定論的ジッターを桁違いに減少させ、BERを低下させる。インピーダンスマッチングの改善による信号減衰の減少。スタブ端とチャネル帯域幅アンプからのEMI/EMC放射の減少。共振モードの励起とビア間クロストークの減少。連続積層よりも製造コストを低減しつつ、設計およびレイアウトへの影響を最小限に抑える。

Thought Leadership 高速設計プロセスを自動化する方法ネットの個々のセグメント長、ビアの深さ、またはピンの長さをスプレッドシートで追跡するのは、負担になることがあります。Altium Designer^®の新技術を使って、高速設計プロセスを自動化する方法を学びましょう。高速設計は、電気エンジニアが取り組むことができる最も難しい課題の一つです。高速信号がどのように反応するかに影響を与える要因は数多くあります。一般的な誤解は、高速設計はシステムクロック周波数の機能であるということです。これは事実ではありません。むしろ、高速は立ち上がり時間、PCBスタックアップによるインピーダンス制御、トレース幅、および終端によって決定されます。高速スイッチングは、エンジニアとPCB設計者にとって本質的に2つのことを意味します：信号整合性の問題反射、クロストークなど信号整合性の目標は、制御されたインピーダンスのルーティング、終端、およびPCBスタックアップを通じて達成されます。タイミング制約複数の信号がほぼ同時に目的のピンに到達することを保証します信号経路のルート長を一致させます高速設計の古い方法過去、エンジニアは信号整合性とタイムコンストレイントの問題に対処するために、すべてをスプレッドシートで追跡する必要がありました。これにより、ネットごとの各個別セグメント長、ビアの深さ、抵抗器の長さ、ピンの長さを追跡することができました。それぞれのネットについてすべてを合計し、必要に応じて信号長を追加した後、グループ内のすべてのネットの長さを均等にすることができました。これは、煩雑で時間がかかる古い方法の長さ合わせです。スプレッドシートでデータを追跡する時間を無駄にせずに、長さや長さの一致などの関連する設計ルールを自動的にスコープできたらどうでしょうか？無料の高速設計とxSignals^®ホワイトペーパーをダウンロードして、高速設計プロセスを自動化する方法を学びましょう。

Whitepapers ボードのエリアセンシティブ部分プロジェクトのその段階に差し掛かっています。開発リリースされた製品を生産に引き渡す時です。開発の観点からすると、設計、部品、モデル、BOM、文書など、すべてがリリース状態にあります。設計を期限内、予算内で完成させるために数週間徹夜を重ねた後の、真のお祝いの時です。そして、いくつかの「もしも」の質問でフラッシュバックが起こります。調達は正しいフットプリントで新しい部品を入手したのか？実際に生産に引き渡されるのは設計の最新バージョンか？最近の設計レビュー後にBOMは更新されたか？オフサイトの機械チームが最後の瞬間に必要なエンクロージャーの調整を行ったことを確認したか？そして突然、達成と喜びの瞬間が、最後の手段を念頭に置いた不確かな瞬間に変わってしまうかもしれません。指を交差させるしかない！開発後ストレス障害この開発後の段階の懸念は、技術業界の多くの企業にとって非常に一般的であり、それには理由があります。多くの企業が依然としてECADデータ資産を不十分に管理しているため、手動でエラーが発生しやすいシステムがしばしば物事を見逃す原因となっています。ECADデータ管理のこれらの亀裂は、プロセスのさまざまな段階から生じる可能性があり、いくつかを強調すると： ECAD設計の手動スポットチェック手動での署名の収集 CAD環境外での追加の手動ステップをエンジニアに強いることで、リビジョンのプッシュを忘れる手動のカスタムデータ管理プロセス（BOM、モデル、フットプリント、部品番号）手動のリリースおよび変更プロセスすべてのタイプのユーザーへの無制御アクセスこの制御されていないECADデータ管理プロセスは、これらの企業の利益に深刻な影響を与えています。すべての顧客は、より複雑な電子機器でのみ満たすことができる、機能と機能に富んだソリューションを求めています。製品開発の複雑さがエスカレートする中、提供する製品を差別化する市場圧力と、ナビゲートする規制の制約とともに、技術企業は、急速に成長する複雑な製品データを管理するソリューションを見つけるために莫大な圧力にさらされています。新しい高度な電子製品の複雑さは、ECADデータそのものにとどまらず、ほとんどの開発環境が複数の専門分野（機械、ソフトウェアなど）を含むため、データ管理を指数関数的に難しくしています。さらに、これらの開発チームはしばしば異なる時間帯や地理的な場所に分散しており、おそらく異なるツールやアプリケーションを使用しています。これらの複雑さの追加層は、データ管理全体を統一できる堅牢な統合がなければ、手動のデータ管理システムの亀裂をさらに広げ、エラーが発生しやすくなるだけです。 PCB開発の痛点よく言われるように、予防は治療よりも良いものです。開発後のストレス障害の痛みを修正するための最初のステップは、それにつながる可能性のある原因を知ることです。PCB開発においてどの要素が役割を果たし、それらが互いにどのように影響を与えるかの全体像を見ることができるときにのみ、治療法がどのようなものであるべきかを理解できます。 ECADデータはどこに保存されていますか実際には、多くの企業がまだネットワークドライブにECADデータを保存することに依存しています。Dropboxのようなサービスがうまくいっているのは、消費者自身がもはや写真やファイルをローカルドライブに保存していないからです！では、この90年代のスキームでは何が問題になるのでしょうか？実際、ネットワークドライブにECADデータを保存することは、ビジネスが効率改善を実現することを妨げる原因の1つであることがわかりました。そして、ここにいくつかの問題点を挙げます：アクセス制限：VPNのようなサービスを使用してネットワーク外からドライブにアクセスする方法がありますが、ECADがネットワーク内に保存されている限り、常にローカルチームに限定されます。オフサイトのチームやパートナーは運が悪いかもしれません。また、ECADデータが削除または変更されないように役割ベースのアクセスを強制することも困難ですデータ管理の劣悪さ：このスキームでは、ECADのライフサイクルとリビジョンを効率的かつ実用的に管理する方法が単純にありません。このシナリオはしばしば多くのデータの重複、ドキュメントのコンプライアンスの欠如、および既存のECADデータの非常に貧弱な活用をもたらします異なる複雑なデータ：このように保存された場合、ECADデータを理解することが困難になります。多くの時間を無駄にすることなく、調達情報をECADファイルに関連付けるなど、異なるタイプのデータを互いに関連付けることは不可能です。ネットワークドライブは単純に複雑なデータ構造を理解しませんライフサイクルサポートなし：ECADがライフサイクルのリビジョンを変更する場合、誰もそれを知らず、これはしばしば間違ったリビジョン、設計、部品、またはBOMが生産または他のステークホルダーに押し出される原因となりますこの劣悪なECADデータストレージ管理の実践は、設計チームがデータ駆動型の決定を下すのを助けません。なぜなら、彼らはPCBライブラリのパラメトリックデータガバナンスなどの必要な情報をマッピングし、アクセスすることができないからです。これにより、BOMが設計ファイル自体と同期しなくなります。