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高速PCB設計

高速PCB設計では、高速エッジの信号が使用されます。この信号では、デバイスの状態が非常に速く切り替わり、信号がコンポーネント間を移動し終わる前に移行が完了します。高速PCB設計における相互接続には、正確なインピーダンス整合が必要であり、相互接続に伴って起こりうる損失、歪み、EMI、クロストークを考慮した配線が必要です。伝送線路の設計、レイアウト、ルーティングを適切に行うことで、これらの問題を最小限に抑えることができます。プリント基板における高速基板レイアウトや伝送線路設計を成功させるためのリソースを、ライブラリでご覧ください。

高速設計とは何か 高速設計入門（ウェビナー） 高速PCB設計の主なポイント Advanced PCB Design Techniques 高速回路基板レイアウト 伝送線路と終端 高速PCB設計 Altium Designerを使用したPCBレイアウトと高速設計
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基板をESDから保護するための正しいPCB配線とPCBレイアウト 基板をESDから保護するための正しいPCB配線とPCBレイアウト 1 min Thought Leadership 私がランニングを始めた頃、既に何回かウルトラマラソンを完走した友人と一緒に走っていました。彼女は家から何マイルも遠くまで走り、私と一緒に短いループを走ってから、私と離れてさらに走り続けました。私が速くなると、彼女は早く家に帰る代わりに、ループを長くしました。彼女はこれに関して巧妙でもありました。彼女は常に、私が早く引き返すと退屈なルート、または私が知らない新しいルートで、近道をできないように計画していました。 彼女は都市計画家として、ランニングのルートも意図的に好きなルートを選択していました。私は技術者として、まったく異なるもの、通常は走りやすい場所を望んでいましたが、彼女の意図も理解していました。結局のところ、私がPCBを設計するときも同じことが成り立ちます。私はコストや性能に関して特定の目標を達成するような配線を希望します。配線は ESD保護 においては特に重要で、ESDで引き起こされるEMIからコンポーネントを安全に保護するため役立ちます。 回路のループの最小化 私たちのランニングのルートは多くの場合に回り道のループでしたが、PCBにおいてはその逆を行うべきです。回路のループを最小限にすれば、ESDがPCB上で伝搬されることによる損傷を大幅に低減できます。これは、変動する磁束を囲むループには誘導電流が発生するためです。この磁束がESDによるものであれば、誘導される電流が予期せずコンポーネントへ流れ込むことにより、極めて破壊的な損傷が発生する恐れがあります。 場合によっては他の選択肢がなく、レイアウトにどうしてもループが必要な場合もあります。このような場合、ループの面積を最小限にします。誘導電流の大きさは、ループのサイズに比例します。 GNDプレーンの使用 多層基板を設計するときは、必ず GNDプレーン を使用すべきです。PCB上に形成される最も一般的なループは、電源からGNDへの配線です。これらのループは非常に遍在的なため、見逃されがちです。 GNDプレーンを実装できない設計者は、ビアのグリッドパターン（格子状パターン）を使用して電源とGNDとを接続します。これは基本的に配線のあるGNDプレーンをエミュレートするものです。これは格子と考えることができ、1つの線に沿ったいくつかのポイントで電源の接続が発生し、GNDの配線が直交した線に沿って接続されます。 Semtech は非常に適切な例を用意しており、同社は6cmごとに接続を行うことを推奨しています。 同社は、電源とGNDとの配線を近くに保持することも推奨しています。ただし、これによって基板に、特にAC電源との間にエッチングが発生する可能性もあります。 グリッドパターンを使用して、電源とGNDとを接続すると、GNDプレーンを使用できないときに回路ループを最小化するために役立ちます。 配線経路の最適化 ループを最小化する以外に、互いに並列している配線を除去するよう心がけてください。これは、相互接続されているデバイス間の並列配線について特に重要です。並列した配線は互いに簡単に 結合 します。 記事を読む
自動車レーダーや5G用途の高周波回路向けPCB設計ガイドライン 自動車レーダーや5G用途の高周波回路向けPCB設計ガイドライン 1 min Thought Leadership 今朝、通りを歩いていて、非常に奇妙な光景を見ました。長くもつれた磁気VHSテープが、風に運ばれ、道を転がっていたのです。私は、ビデオレンタル店や巻き戻し機といった素朴な時代に連れ戻されました。もし、あの巻き戻し機を速いと思っていたならば、今日の電子回路の大躍進には、目が回るでしょう。基板設計における最新の進化の1つは、5Gネットワークおよび先進運転支援システム（ADAS）対応自動車という、2つの新しいテクノロジーによって促されています。これらのテクノロジーは両方とも、基板設計者によって長い間、恐れられてきた、極高周波（EHF）帯域を使用します。自分の基板が、ベータマックスや大型ラジカセと同じ運命をたどらないよう、高周波の未来に備えるのがよいでしょう。 これとお別れできてよかった ミリ波を使用する理由 RFやマイクロ波の周波数が十分でないからといって、EHF帯域に移ろうとしているのは、なぜでしょう? 5GとADASレーダーという2つの進歩が、より高い周波数への移行を迫っているからです。 5G - 電気通信企業は、今日の4G/LTEの速度や待ち時間から、より速く明るい未来の5Gへと移行しようとしています。現在の移動体通信ネットワークでは、ダウンロード速度は、 数十メガビット/秒、待ち時間は 約70ミリ秒>です。5Gでは大きく飛躍し、 ダウンロードは最大10Gbps、待ち時間は10ミリ秒未満になります。この全てが可能なのは、5GがEHF帯域で動作するからです。周波数帯域幅が広いほど、待ち時間は短く、周波数が高いほど、データ転送速度は速くなります。業界では、5Gの実装開始を2018年頃と予想しています。その時には、ミリメートル（mm）波長信号を扱う準備ができている必要があります。 ADASレーダー - ADAS対応車向けレーダーは、開発済みの技術です。衝突検出レーダーは、30GHz未満で動作していましたが、最近、規格が 77GHzまで上がりました。メーカーが製造する ADAS機能付き自動車が増える>につれて、通りを 走るレーダーシステムが増えると予想できます。何らかの種類の自動車レーダーを扱う基板を設計したい場合、EHF信号を扱う準備をしておくべきです。 これらの技術が両方とも成長するにつれて、その動作周波数を扱う方法について、ますます知る必要ができてきます。急速に変わる基板設計環境に対処するため、ここでは、材料と設計のガイドラインを示します。 材料のガイドライン 実は、高周波基板に使用する 記事を読む
DDR3メモリとCPUファンアウトの配線方法 DDR3メモリとCPUファンアウトの配線方法 1 min Blog マイクロコントローラを扱う際、ボード設計者が高エッジレート（高速）のPCB設計を行うことがますます避けられなくなっています。Freescale iMX6マルチコアARMデバイスファミリーのようなCPUの力を借りて、非常に低い「コストパーミップ」で、このようなデバイスを使用して製品に豊かなソフトウェアとユーザーエクスペリエンスを提供することがますます望ましいです。 しかし、これらの超マイクロ追加メモリコントローラを使用することは、DDR3レイアウトガイドラインを持つ高速で密度の高いメモリインターフェースの課題を伴います。このゲストブログでは、Altium DesignerユーザーであるFedevel AcademyのRobert Feranecが、彼のオープンソースハードウェア設計であるiMX6 Rex（コンパクトで強力なシングルボードコンピュータ開発キット）に基づいて、DDR3メモリのルーティングに関する非常に価値のあるヒントをいくつか示しています。 DDR3メモリは非常に普及しているため、プロのプリントボード設計者がそれを使用してルーティングしなければならないボードに直面するのはほぼ避けられません。この記事では、非常に高密度で密集したPCBレイアウトでも、DDR3メモリインターフェースを適切にファンアウトしてルーティングするためのヒントを提供します。 DDR3メモリ設計ルールとシグナルグループ すべては、グループ内でDDR3をルーティングするための推奨される高速PCB設計ルールから始まります。DDR3メモリレイアウト中、インターフェースはコマンドグループ、コントロールグループ、アドレスグループ、およびデータバンク0/1/2/3/4/5/6/7、クロックなどに分割されます。同じグループに属するすべての信号は、「同じ方法」でルーティングされることが推奨されます。つまり、同じトポロジーとレイヤー遷移を使用します。 図1: DATA 6グループのすべての信号は、「同じ方法」でルーティングされ、同じトポロジーとレイヤー遷移を使用します . 例として、 図1 に示されているDDRルーティングシーケンスを考えてみましょう。DATA 6グループのすべての信号はレイヤー1からレイヤー10へ、その後レイヤー11へ、そしてその後レイヤー12へと進みます。グループ内の各信号は同じレイヤー遷移を行い、一般に同じルーティング距離とトポロジーを取ります。 DDRルーティングで信号をこのように扱う利点の一つは、長さ調整（別名、遅延または位相調整）を行う際に、ビアのz軸の長さを無視できることです。これは、同じ方法でルーティングされたすべての信号が、ビアを通る際にまったく同じビアの遷移と長さを持つためです。 DDR3メモリグループの作成 記事を読む
高速設計プロセスにおけるシグナルインテグリティ分析の採用方法 高速設計プロセスにおけるシグナルインテグリティ分析の採用方法 1 min Thought Leadership 設計が複雑になるにつれて、信号整合性の問題のリスクが高まります。設計プロセスに信号整合性シミュレーションを採用することで、リスクを軽減し、リソースを保護することができます。さらに詳しく読んでみましょう。 現実の信号の動作は、大学で教えられる理論的な応用とはしばしば大きく異なり、その結果、理論から実践への移行は予測不可能な結果につながることがよくあります。信号は損失、クロストーク効果、反射、スキン効果など、さまざまな方法で乱される可能性があります。これらの信号の乱れは、しばしば高額な代償を伴う深刻な影響を引き起こす可能性がありますが、そもそもこれらの問題をどのように回避できるのでしょうか？ リスクとは何か？ 信号の歪みに関連するリスクと結果は、原因によっていくつかあります。例えば、反射の問題を見てみましょう。信号は送信機から受信機に送られますが、受信機のピンでエネルギーのオーバーフローが観察されることがあります。これは下の図1で示されています。 図1 - 受信機のピンから観測されるエネルギーのオーバーフロー この効果を観察するとき、チップを焼損させる可能性のあるオーバーシュートや、デバイスを二回切り替える可能性のあるアンダーシュートなど、信号のさまざまな歪みが見られます。この状況では、デバイスを再び切り替える可能性のあるリングバックにも注意を払うべきです。どちらの場合もリスクは高く、以下を含みます： プロトタイプと再設計のための追加コスト。 製品が市場に出たときに機能しないシステム。 顧客から返品された際の修理または交換。 では、設計で信号整合性の問題を避けるにはどうすればよいでしょうか？物理的なプロトタイプを必要とせずに、初期開発段階で信号整合性を分析する方法があったらどうでしょうか？ Altium Designer®での信号整合性分析 Altiumには、ボード上の信号の乱れや歪みを検出するのに役立つ信号整合性分析ツールが含まれています。これは、設計プロセスの早い段階で信号の問題を検出するのに役立ち、レイアウトを行う際により良い判断を下すことができます。ボードが完成し、ルーティングとすべての銅領域が配置された後、ポストレイアウト分析を利用して、信号の実際の乱れを確認することができます。 信号整合性分析によるリスクの軽減 設計が時間とともに複雑になるにつれて、設計内の信号の乱れの危険性が高まります。Altiumの信号整合性シミュレーションを活用することで、高速アプリケーションの複雑さをうまくナビゲートすることが容易になります。 設計フローに信号整合性シミュレーションツールを導入する方法についてもっと学びたいですか？無料のホワイトペーパー 高速設計プロセスにおける信号整合性の採用を今すぐダウンロードしてください。 記事を読む
バックドリルで解決 - PCB上の信号歪みを減らす方法 バックドリルで解決 - PCB上の信号歪みを減らす方法 1 min Thought Leadership 年月を経るにつれて、エンジニアはプリント基板のバックドリル設計において、高速デジタル信号の整合性を歪ませる可能性のあるノイズに対処するためのいくつかのアプローチを開発してきました。そして、私たちの設計が新たな境界を押し広げるにつれて、新しい課題に対処するための技術の複雑さも増しています。今日、デジタル設計システムの速度はGHzに達しており、これは過去よりも顕著な課題を生み出しています。エッジレートがピコ秒単位である場合、任意のインピーダンスの不連続性、インダクタンスの乱れ、または寄生容量は、信号の整合性と品質に悪影響を及ぼす可能性があります。信号の乱れを引き起こすさまざまな原因がありますが、特に見過ごされがちな一つの原因はビアです。PCB信号の歪みを減らす方法についての詳細は、以下をお読みください。 シンプルなビアの中の隠れた危険 高密度インターコネクト（HDI）、多層カウントプリント基板、厚いバックプレーン/ミッドプレーンでは、ビア信号がジッターの増加、減衰、および高いビットエラーレート（BER）に苦しむことがあり、これにより受信側でデータが誤って解釈される可能性があります。 たとえばバックプレーンとドーターカードを例に取りましょう。インピーダンスの不連続に関しては、回路基板において焦点はしばしばそれらとマザーボードとの間のコネクタにあります。通常、これらのコネクタはインピーダンスの面で非常によくマッチしているものの、実際の不連続の原因はPCBデザインのビアです。 データレートが増加するにつれて、スルーホール（PTH）ビア構造によって導入される歪みの量も、通常、関連するデータレートの増加よりも指数関数的に高い割合で増加します。例えば、6.25 Gb/sのデータレートでのPTHビアの歪み効果は、3.125 Gb/sでのそれの2倍以上になることがよくあります。 最後に接続された層を超えて底部と上部に不要なスタブが存在することで、ビアは低インピーダンスの不連続として現れます。エンジニアがこれらのビアの余分な容量を克服する一つの方法は、その長さを最小限に抑えてそのインピーダンスを減らすことです。ここでバックドリリングが登場します。 長いビアスタブの信号歪み [1] バックドリリングでバックアップする バックドリリングは、ビアスタブを取り除くことでチャネル信号の整合性を最小限に抑えるために、広く受け入れられているシンプルで効果的な方法として使用されてきました。この技術は、従来の数値制御（NC）ドリル装置を使用する制御深度ドリリングとして知られています。そして、この技術はバックプレーンのような厚い基板だけでなく、あらゆるタイプの回路基板に適用できます。 バックドリリングプロセスには、不要な導電性スタブを取り除くために、元のビア穴を作成するために使用されたドリルビットよりもわずかに大きな直径のドリルビットを使用することが含まれます。このビットは通常、プライマリドリルサイズよりも8ミル大きいですが、多くのメーカーはより厳しい仕様を満たすことができます。 バックドリリング手順が近くのビアによってトレースやプレーンをドリルスルーしないように、トレースとプレーンのクリアランスが十分に大きい必要があることを覚えておく必要があります。トレースやプレーンをドリルスルーするのを避けるためには、10ミルのクリアランスが推奨されます。 一般的に、バックドリリングによるビアスタブ長の減少は多くの利点をもたらします。これには以下が含まれます： 決定論的ジッターを桁違いに減少させ、BERを低下させる。 インピーダンスマッチングの改善による信号減衰の減少。 スタブ端とチャネル帯域幅アンプからのEMI/EMC放射の減少。 共振モードの励起とビア間クロストークの減少。 連続積層よりも製造コストを低減しつつ、設計およびレイアウトへの影響を最小限に抑える。 記事を読む
オートルートするかしないか-失敗した設計自動化の歴史 オートルーティングか、それともオートルーティングなしか？ 失敗した設計自動化の歴史 1 min Thought Leadership EDA設計自動化の完全な歴史と、1980年代から今日にかけてのPCBオートルーティング技術の進化について学びましょう。 エレクトロニクスの世界へようこそ。2016年です、そして私たちは人類の歴史の中で他のどの時代よりも技術的な洗練を目の当たりにしています。ただ今年だけで、自動運転車が公共の領域に導入され始め、ロケットが再利用のために宇宙から精密に着陸され、ムーアの法則はその終わりなき成長軌道で続いています。しかし、このすべての技術進歩の中で欠けているものが一つあります、それはまともなPCBオートルーターの比較です。 オートルーターの本当の問題 エンジニアがCADの意味を知っている限り、PCBオートルーターは存在していましたが、密集したPCBレイアウトを作成することに関わる設計者は、この自動化技術の実装をほとんど完全に無視してきました、それも当然のことです。オートルーティングのアルゴリズムは、最初に導入されて以来、あまり変わっていません。 技術が停滞し、さまざまなパフォーマンスと設定構成を提供するEDAベンダーがオートルーティング技術を提供している状況では、オートルーターが普及しないのも不思議ではありません。エンジニアリング時間を節約し、ワークフローを向上させることを目的としていたこの技術は、熟練したプリントボードデザイナーの専門知識や効率に対抗するためのゲームを強化していません。これがオートルーターが提供するすべてなのでしょうか？ オートルーティング技術の初期 EDAベンダーによって生産された最初のオートルーターは、成果とパフォーマンスが悪いことで特徴づけられました。信号の整合性を保つためのガイドラインや設定をほとんど提供せず、プロセスで過剰な量のビアを追加することがよくありました。この初期技術の問題をさらに悪化させることに、オートルーターは厳格なX/Yグリッド要件に限定され、層に偏見がありました。 これらの制限の結果、ボードスペースが一般的に無駄にされ、エンジニアはバランスの取れていないPCBレイアウトの混乱を片付けることになりました。オートルーターから最適化されていないPCBレイアウトを修正するためにエンジニアが投資する時間は、手動でボードをルーティングするよりも多くの時間を要しました。最初から、オートルーティングは良いスタートを切っていませんでした。 グリッドレスオートルーティングの例 [1] 80年代のオートルーティングの進歩 年が進むにつれて、オートルーティング技術はわずかに改善されただけで、品質はプリント基板設計者の期待に追いついていませんでした。依然として、誤ったボードレイアウトスペース、レイヤーの偏り、過剰なビアの問題が残っていました。この技術の進歩を助けるために、EDAベンダーは新しいグラウンドプレーンコンポーネントやボード技術を採用し始め、信号整合性要件の達成を容易にしました。 このオートルーティング開発の時代を一言で表すならば、ハードウェアの制限による障害でしょう。オートルーターのアルゴリズムは、専用のCPUや追加のメモリを使用せずにグリッドサイズを小さくしてルーティング品質を向上させることができませんでした。ハードウェアベースの解決策がない中で、EDAベンダーは形状ベースのオートルーティングの回路図キャプチャを含む他の方法を探り始めました。 これらの新しい形状ベースのオートルーターは、以下の方法で基板製造と信号整合性要件を満たすのに役立ちました： コンポーネント間の効率的な相互接続の作成 オートルーティングプロセス中に追加されるビアの数を減らすことでPCBコストを削減 PCB上のレイヤーを減らしながらスペーシングを増やす これらの進歩にもかかわらず、オートルーティング技術は依然として最善とは言えない中途半端なものでした。EDAベンダーがハードウェアの制限を克服しても、PCB設計者はオートルーティング設計技術の採用について依然として懐疑的でした。 迷路オートルーティングの例 [2] 記事を読む
高速設計プロセスを自動化する方法 高速設計プロセスを自動化する方法 1 min Thought Leadership ネットの個々のセグメント長、ビアの深さ、またはピンの長さをスプレッドシートで追跡するのは、負担になることがあります。Altium Designer®の新技術を使って、高速設計プロセスを自動化する方法を学びましょう。 高速設計は、電気エンジニアが取り組むことができる最も難しい課題の一つです。高速信号がどのように反応するかに影響を与える要因は数多くあります。一般的な誤解は、高速設計はシステムクロック周波数の機能であるということです。これは事実ではありません。むしろ、高速は立ち上がり時間、PCBスタックアップによるインピーダンス制御、トレース幅、および終端によって決定されます。 高速スイッチングは、エンジニアとPCB設計者にとって本質的に2つのことを意味します： 信号整合性の問題 反射、クロストークなど 信号整合性の目標は、制御されたインピーダンスのルーティング、終端、およびPCBスタックアップを通じて達成されます。 タイミング制約 複数の信号がほぼ同時に目的のピンに到達することを保証します 信号経路のルート長を一致させます 高速設計の古い方法 過去、エンジニアは信号整合性とタイムコンストレイントの問題に対処するために、すべてをスプレッドシートで追跡する必要がありました。これにより、ネットごとの各個別セグメント長、ビアの深さ、抵抗器の長さ、ピンの長さを追跡することができました。それぞれのネットについてすべてを合計し、必要に応じて信号長を追加した後、グループ内のすべてのネットの長さを均等にすることができました。これは、煩雑で時間がかかる古い方法の長さ合わせです。 スプレッドシートでデータを追跡する時間を無駄にせずに、長さや長さの一致などの関連する設計ルールを自動的にスコープできたらどうでしょうか？ 無料の高速設計とxSignals®ホワイトペーパーをダウンロードして、高速設計プロセスを自動化する方法を学びましょう。 記事を読む