高速信号のための遅延調整：知っておくべきこと

PCBにおける長さが一致したライン

オシロスコープで2つの信号の読み取りを見ると、信号トレース間の長さ/タイミングの不一致が下流のゲートを不適切にトリガーすることがどのようにして起こるかがわかります。マスタークロック信号の伝達時間と、異なるコンピュータインターフェースで送受信されるデータの往復時間を見ると、状況はさらに悪化します。SDRAMは、スレーブデバイスにクロックを配置し、取得したデータと一緒にクロック信号を送信することで、この問題をうまく解決しています。一方、他のインターフェース（USB 3.0、SATAなど）は、データから直接クロック信号を抽出します。

私たちの残りの部分にとって、複数の並列インターコネクト、差動ペア内のトレース、そしてクロック信号の間での遅延調整は、データが正しい場所に正しいタイミングで到着することを保証します。長さ調整スキームを適用するには、単なる長さではなく、異なる信号/インターフェース標準での信号遅延時間を扱う必要があります。遅延調整の設計と信号を同期させるために知っておくべきことはこちらです。

遅延調整対長さ調整

長さ調整と遅延調整は基本的に同じ考え方を指します。目標は、一致したネット群内の信号トレースの長さを同じ値に設定することです。この考え方の目的は、すべての信号がある制約されたタイミングの不一致内で到着するようにすることです。一致したグループ内で二つの信号トレースが不一致の場合、通常の方法は、より短い信号トレースにいくつかの迂回を追加することによって遅延を追加し、信号を同期させることです。トロンボーン、ノコギリ波、アコーディオンの迂回は、トレースに遅延を追加する典型的な方法です。

クロック信号と複数の信号線の間、差動ペア内、またはクロック線がない複数の差動ペア間で遅延調整を適用する場合でも、信号の特定のタイミング許容範囲を知る必要があります。SerDesチャネルの差動ペア受信機とコンポーネントでは、各信号間で許容される長さの不一致を決定する制限要因は、信号の立ち上がり時間とインターコネクト内の伝播遅延です。

異なるデータレートで動作し、異なる信号規格を使用するインターフェースは、異なる許容される長さまたはタイミングの不一致を指定します。これらの不一致値は通常、FR4上で作業していると仮定していますが、異なる誘電率定数を持つ基板上でのより専門的な設計は、異なる長さマッチングの制約を伴います。ボードのI/Oチャネルを計画する際には、ボードの許容される長さの不一致値を調べ、この許容される不一致をタイミングの不一致に変換する必要があります（下記の方程式を参照）。

タイミングの不一致を扱う

タイミングの不一致を長さの不一致の代わりに扱うことは、遅延調整の中心的な考え方です。長さの不一致のみを考慮するPCB設計ソフトウェアを使用している場合は、特定の基板に対して正しい長さの不一致を計算する必要があります。長さの不一致は、特定の基板での信号速度（単位：in./ps）にタイミングの不一致を乗じたものに等しいです：

信号速度の方程式（単位：in./ps）

一般に、誘電率が大きい基板は信号速度が低下し、これにより2つの信号間の許容される長さの不一致が増加します。同様に、標準コンポーネントを過剰に駆動している場合、立ち上がり時間が短くなり（スルーレートが高くなり）、タイミングに対する制約も厳しくなります。一次近似として、信号の立ち上がり時間を半分にすると、許容されるタイミング制約も半分に切り下げるべきです。

許容される不一致は、通常、立ち上がり時間ではなく、クロック周期の許容誤差の観点で定義されます。与えられたクロック周期において、許容される長さの不一致は信号速度に反比例します。誘電率（例えば、FR4）を仮定して引用される長さの不一致がある場合、特定の基板材料の信号速度を使用して長さの不一致を変換する必要があります。

差動ペアにおける位相の不一致

「位相ミスマッチ」という用語は、長さ調整や遅延調整と同じ文脈で使われることがありますが、差動ペアを扱う際に重要な影響を及ぼします。差動ペアのルーティングでは、異なるペアが変則的に配置されたビアを通過する必要がある場合など、ペアの各端が非結合状態になる短い領域が生じることがあります。これは、ペア全体の長さが不一致であることに加えて、一致させる必要がある複数のペアがある場合もあります。

位相マッチングには、不一致の端に少量の銅を追加して、非結合領域のトレースの長さが一致するようにする必要があります。これは、差動ペアが共通モードノイズを適切に抑制できるようにするために非常に重要です。非結合部分で誘導された任意の共通モードノイズは、受信機に到達するまでに両方のペアで一致するように同じ距離を伝播するべきです。

適切な長さの許容誤差を設計ルールとして定義すれば、トレースの長さを手動で測定する必要はありません。

ペア内対ペア間

通常、遅延調整や長さのマッチングに言及する場合、シリアル接続を作成するために使用されるペア内の2つのトレースを指します。しかし、2つの差動ペア間で遅延調整/長さのマッチングを適用する必要がある場合もあります。例として、DDRからの例が挙げられます。ここでは、差動ストローブ（DQS）と差動クロックラインが長さのマッチングを強制される必要があります。DDR3の例では、Intelのガイドラインによると、これらの差動ペア間の許容されるスキューは5 psです。

非結合領域で位相が一致したら、差動ペアの残りの部分が適切に長さがマッチしているかを確認し、エッジの遷移が許容スキュー限界内に収まるようにする必要があります。しかし、もともと適切にルーティングされていれば、ペア全体を通じて長さは一貫しているべきです。ペア間のスキュー補償が必要な場合に差動ペアに長さマッチングセクションを追加するときは、差動ペア全体にわたって対称的に配置するべきです。ペア間のスキュー制約は通常、十分な共通モードノイズ抑制と信号抽出を提供するために、ペア内のスキュー値よりも緩いことに注意してください。

遅延調整についての詳細：ピン-パッケージ効果

信号が特定のコンポーネントのピン/パッドに到達すると、露出した導体を通り、ボンドワイヤーに沿ってパッケージの内部へ、そしてパッケージダイに入るまでの移動が必要です。露出した導体、パッド/ピン、および内部回路への入力には、ある程度の寄生インダクタンスとキャパシタンスがあり、信号はボンドワイヤーを横切る際に、信号トレース上を移動する場合とは異なる速度で移動します。ボンドワイヤーにはわずかに異なる形状もあり、異なるピン上の信号に異なるレベルの遅延を追加します。

すべてのデバイスメーカーは、特定のコンポーネントのピン-パッケージ遅延を教えてくれるはずです。これは、ピコ秒単位の遅延、または長さ（通常はmmまたはマイクロン）として指定されます。この遅延値は、特定のコンポーネントのIBIS 6ドキュメントから取得できるはずです。この長さは、差動ペア内の信号、または複数の同期した差動/シングルエンド信号で遅延/長さ調整を行う際に含めるべきです。

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