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Altium Design Solutions Design Management Fundamentals
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デザインリリースの管理と設計意図の伝達 デザインリリースの管理と設計意図の伝達 1 min Whitepapers 最近の技術的進歩の多くが通信分野にあったことは、疑うまでもありません。インターネット、携帯電話、衛星通信、Facebookなどはすべて、より簡単に情報伝達やコラボレーションを行えるようにするためのものです。ところが、このような技術が手中にあるにもかかわらず多くの企業はECAD データリリースの伝達に苦労しています。コラボレーションの相手が社内の仲間や他の部署であるか、外部ベンダーであるかにかかわらず、設計の意図、変更、リリースの情報伝達にはやはり難しい点があります。 プロセスを管理する適切なプラットフォームがないと、設計の意図や状態をすべての関係者に知らせたり、コラボレーションしたり、フィードバック情報を要求したり、プロジェクトがライフサイクルのどの段階にあるのかを把握するのが困難です。現状では残念なことに、設計見直し会議を何度も開いたり、常にやり直しに迫られたり、プロジェクトが遅れたり、市場投入が間に合わなかったり、予算を超過したり、さらに悪い場合には現場で故障が発生し、製品のリコールなどという悪いニュースに発展する可能性もあります。 リリースプロセスが管理されていない場合の問題点 周知のとおり、製品の設計では、関与する多くの分野の部署すべてがプロジェクト全体を通じて同時並行的に作業する必要があります。設計のリリース前には、多くの場合、バージョン管理により設計の増分的な変更を取り込むことでプロジェクトのECADの部分が速く進むことがあります。通常、このような変更が行われる理由としては、設計範囲がまだ固定されていない、要件が変更された、あるいは場合によっては単に実際の設計仕 様を満たすために変更が必要である、などが考えられます。残念なことに、この段階のECADデータは常に変化するため、その時点でのライフサイクル情報が他の関係者に正しく伝達されません。全員が正しいデータに基づいて作業できるようにしてプロジェクトを成功させるためには、あるバージョンがWIP(Work in Progress: 作業中)であるか、承認段階であるか、製造部門にリリース済みであるかを把握することが不可欠です。そのうえで、正しいユーザーが、正しい場所から、正しい方法で、正しいデータにアクセスできるようにしなければなりません。このような処理をまだ手動で行っているようなシステムでは、いつかはプロセスを管理できなくなって失敗に終わり、次のような結果を招くことになります。 ECADのバージョンとリリースのデータが適切に管理されていない 間違ったバージョンの設計を製造部門に送ってしまうリスクが高い 期限切れの部品を使用してしまうリスクが高い 設計のリリース準備ができてから実際にリリースされるまでの時間の無駄が発生する 人が走り回って承認署名を得るため時間がかかる 標準化された設計プロセスの実施が困難である Aberdeen-Groupなどの業界調査によると、データの一貫性がないことによる問題の多くは、ECADの管理と自動プラットフォームが適切に配備 されていない低機能な情報伝達システムに起因しています。このようにECADデータのリリースを人手により伝達するような固定化されたプロセスでは、エンジニアが設計意図を確認するのに時間が掛かり設計サイクル全体が長くなってしまいます。特にエンジニアリングチームがグローバルに分散し ている場合は、情報が失われることも多く、プロセスがオフラインで行われるためデータの追跡管理や制御を行えません。リリースシステムに透明性が無いと、ECADデータをリリースする際に想定されたグループに設計意図が確実に伝達されず、十分な情報に基づく決定が行えなくなります。(※続きはPDFをダウンロードしてください) 今すぐ Altium 記事を読む
設計の準備: 設計データの集中管理 設計の準備: 設計データの集中管理 1 min Thought Leadership 私は料理が大好きです。レシピを調整して味とバランスをびったりにする満足感。キッチンのにおい。「 パパのミートボールは最高だね」なんて言いながらパクパク食べている息子を見るときの誇らしい気持ち! でもレシピをゼロから考えるのは大変な時間が掛かるし、普通はそんな時間はありません。乱切りしたり、さいの目に切ったり、量を計ったり、冷蔵庫と戸棚の間を行ったり来たり。 料理番組ではどうしてあんなに簡単に見えるのでしょう? 理由はいたって簡単で、料理番組では事前にすべて準備してあるからその時間がいらないというだけなのです。プロのシェフは事前にすべての食材を用意しておくことを「 mise en place（下ごしらえ）」と言いますが、これはフランス語で「その場に置いておく、用意しておく」というような意味です。普通の家庭よりプロのシェフの料理の方が速いのは、そのためです。 EDAのブログでなぜ料理の話をしているかですって? 実は、料理には設計プロセスに活かせると思えるヒントがいくつかあるからです。つまり、電子機器の設計と料理をうまくやることには、いくつかの類似点があるのです。計画し、設計し、テストし、その方法を捨ててやり直し、微調整する。こういった過程を経て最終的な料理や製品ができるわけです。必要なのは正しいスキルだけではありません。創造力も必要です。創造のための時間を確保するには、必要なときにその都度タマネギを切るのではなく、いつでも使用できるようにあらかじめ準備しておく必要があります。では「EDAでこのタマネギに相当するもの」は何でしょうか? 設計データをあらかじめ定義し承認し簡単にアクセスできるようにしておく 新たに設計を開始する際にすることを考えてみてください。基本的なファイルフォルダーの構成や回路図の最初の2ページとプリント基板ファイルなど、プロジェクトの基本的な骨組みを固める必要があります。回路図には、枠線や使用するタイトル欄が必要です。プリント基板については、基板外形を考えレイヤースタックを定義する必要があります。設計規則も確立しておく必要があります。もちろん、使用承認されたコンポーネントのライブラリにアクセスできるようにしておくことも必要です（場合によってはこれらを開発することが必要かも知れません）。後で出力プロセスに時間が掛からないように事前にしっかり決めておけば理想的です（詳しくは、 こちら、または こちらをご覧ください）。 これらの情報がすべて1つの場所で集中管理されており、組織内の全員が事前に定義され承認された設計要素にアクセスできプロセスをスピードアップできるようになっていたらどうでしょうか? 準備作業が済んでいる状態で新たなプロジェクトを開始できるとしたらどうでしょう? 誰でも使用できるように自分の設計要素を整理する Altium VaultはEDAの中核をなすデータ管理ソリューションであり、設計のためのキッチンを五つ星のレストランのように機能させることができます。Altium Vaultの主な機能はコンポーネントのデータを保存することにあります。ライフサイクルが管理されている承認済みの部品を組織内の全員が利用できるようにしておけば、作業の重複による時間の浪費を防止できます。新しい部品の開発が 記事を読む
差動ペアと仲良くなる ディファレンシャルペア回路図との友達作り 1 min Blog 差動ペアを扱う際、特に回路図に差動ペアの指示が追加されていない設計を引き継いだり、インポートしたりする場合に、疑問が生じます。回路図のドキュメントに指示を設定することは実際に必要なのでしょうか？ Altium Designer® で回路図の差動ペア指示を使用するためには、特定の命名規則を使用する必要があります。ペアの負と正の信号はそれぞれsignalname_Nおよびsignalname_Pの規則に従って命名され、各信号には差動ペアの指示が添付されている必要があります。差動ネット名が+と-や_Hや_Lなど、別の方法で示されていた場合、Altiumが回路図の指示を利用できるように、ネット名を_Nおよび_Pの接尾辞でリネームする必要があります。 しかし、より柔軟な命名規則に基づいてPCBエディタで差動ペアを作成する方法があります。必要なのは、回路図上の差動信号に、ペアの正と負のネットを何らかの一貫した方法で定義するネットラベルがあることだけです。回路図上で_P、_Nの規則に従っていたとしても、次の方法を使用すると、回路図に差動ペアの指示を最初に配置することなく、PCBエディタ内で差動ペアを作成できます。 PCB上で名前付き信号から差動ペアを作成するためには、ECOの実行を通じてすべてのネットデータがPCBにロードされていることを確認してください。Design » Update PCB from Schematicsを使用するか、PCB Design » Import Changes from .PrjPcbから選択します。ECOからの変更を実行し、ネットがPCBにロードされます。 PCBエディタで、 View » 記事を読む
回路図設計プロセスで最も一般的なエラーを避ける方法 回路図設計プロセスで最も一般的なエラーを避ける方法 1 min Thought Leadership PCB設計者が回路図設計プロセスで犯すことができるエラーは100以上あります。現在の設計基準レビュープロセスでそれらをすべてキャッチしていますか？最も一般的なPCB設計のミスをより良くキャッチする方法について、読み進めてください。 10年の違い 回路図のレビュープロセスは10年前はもっとシンプルで、エラーをチェックするための回路図レビュープロセスは、そんなに多くの人時を要するようには思えませんでした。10年以上経った今、私たちの設計はこれまで以上に複雑になりました。そして、複数の高ピン数デバイスや大きなオンボードおよびオフボードコネクタを含む複雑な回路を設計する際には、製造プロセスにエラーが逃げ込むリスクが大きくなります。 そして、私たち全員が知っているその結果が、再設計です。 最近、私はAltium Designerと座談会を行い、Valydateで取り組んでいる新技術、スキーマティック・インテグリティ分析チェックについて話し合いました。過去数年間で、私たちはスキーマティック設計プロセスでエンジニアが犯すすべてのエラーから大きな利益を得てきました。 これは私たちにとっても、設計者にとっても素晴らしいことです。なぜなら、スキーマティック設計プロセスにどれだけ多くの潜在的なエラーが存在し、それらのうち実際に手動の人間によるレビューで特定されているものがどれほど少ないかについて、ついに明確な理解を得ることができたからです。 小さく始める Valydateには興味深い歴史があります。私たちはスキーマティック・インテグリティ分析のためのEDAツールをリリースする意図で始めましたが、その時点ではその種の投資を行うには十分な規模ではありませんでした。解決策は？より小さな投資から始め、サービスベースの提供を通じて技術を開発し、実際のクライアントプロジェクトの評価を通じて私たちの技術を披露することです。 うまくいきましたか？ええ、大成功です。クライアントプロジェクトからの報告書が次々と寄せられ、設計者がスキーマティックレビュープロセスで繰り返し犯していた類似のエラーが明らかになりました。その中には、あなた自身が犯しているかもしれないものもあるかもしれません。 設計上の欠陥で足場を固める Valydateは、2011年から2012年にかけて数百の回路図に対して回路図検証レポートを作成しました。私たちは、発見した内容を2つのカテゴリーに分けました： 重大なエラー 。これには、訂正されなければ設計を大きく損なう可能性が高い回路図のエラーが含まれます。 欠陥 。重大なエラーほどではありませんが、訂正されない欠陥もデバイスの機能喪失を引き起こす可能性がありました。 重大な設計エラー 私たちは、回路図レビューチェックで見つかった重大で設計を破壊するエラーの種類に驚きました 。 全体の重大な設計エラーの21%が電源の欠如に関連しており、18%のエラーがネット上に複数の出力があることに関連していました。これらのミスを設計プロセスでしたことはありますか？ 記事を読む
DDR3メモリとCPUファンアウトの配線方法 DDR3メモリとCPUファンアウトの配線方法 1 min Blog マイクロコントローラを扱う際、ボード設計者が高エッジレート（高速）のPCB設計を行うことがますます避けられなくなっています。Freescale iMX6マルチコアARMデバイスファミリーのようなCPUの力を借りて、非常に低い「コストパーミップ」で、このようなデバイスを使用して製品に豊かなソフトウェアとユーザーエクスペリエンスを提供することがますます望ましいです。 しかし、これらの超マイクロ追加メモリコントローラを使用することは、DDR3レイアウトガイドラインを持つ高速で密度の高いメモリインターフェースの課題を伴います。このゲストブログでは、Altium DesignerユーザーであるFedevel AcademyのRobert Feranecが、彼のオープンソースハードウェア設計であるiMX6 Rex（コンパクトで強力なシングルボードコンピュータ開発キット）に基づいて、DDR3メモリのルーティングに関する非常に価値のあるヒントをいくつか示しています。 DDR3メモリは非常に普及しているため、プロのプリントボード設計者がそれを使用してルーティングしなければならないボードに直面するのはほぼ避けられません。この記事では、非常に高密度で密集したPCBレイアウトでも、DDR3メモリインターフェースを適切にファンアウトしてルーティングするためのヒントを提供します。 DDR3メモリ設計ルールとシグナルグループ すべては、グループ内でDDR3をルーティングするための推奨される高速PCB設計ルールから始まります。DDR3メモリレイアウト中、インターフェースはコマンドグループ、コントロールグループ、アドレスグループ、およびデータバンク0/1/2/3/4/5/6/7、クロックなどに分割されます。同じグループに属するすべての信号は、「同じ方法」でルーティングされることが推奨されます。つまり、同じトポロジーとレイヤー遷移を使用します。 図1: DATA 6グループのすべての信号は、「同じ方法」でルーティングされ、同じトポロジーとレイヤー遷移を使用します . 例として、 図1 に示されているDDRルーティングシーケンスを考えてみましょう。DATA 6グループのすべての信号はレイヤー1からレイヤー10へ、その後レイヤー11へ、そしてその後レイヤー12へと進みます。グループ内の各信号は同じレイヤー遷移を行い、一般に同じルーティング距離とトポロジーを取ります。 DDRルーティングで信号をこのように扱う利点の一つは、長さ調整（別名、遅延または位相調整）を行う際に、ビアのz軸の長さを無視できることです。これは、同じ方法でルーティングされたすべての信号が、ビアを通る際にまったく同じビアの遷移と長さを持つためです。 DDR3メモリグループの作成 記事を読む
ケーブルアセンブリ用の回路図CAD図面の使用方法：パート2 Schematic CAD Drawingsをケーブルアセンブリに使用する方法：パート2 1 min Blog ケーブルアセンブリ図の設計が必要になることが多いのは電子設計チームですが、多くの場合、高価な専用のケーブリング設計ソフトウェアの使用は手が届かず、過剰です。このケーブル設計ブログシリーズの第2回目では、Sainesh Solankiが優れたケーブルアセンブリ図に使用されるコンポーネントの必要な設計要素を明らかにします（ 第1部はこちらからアクセスできます）。これらの回路図記号とそれに関連するパラメータやその他の項目は、あなたのケーブリング設計を一貫性があり、最初から正しく行うのが簡単になります。 コンポーネントの作成 最初のステップは、ケーブルヘッドアセンブリを作成するために必要な情報を集めることです： コネクタヘッドのデータシート。 圧着情報と図面。 ケーブルデータ。 熱収縮データ。 ケーブルを組み立てるためには追加のツールが必要になるかもしれませんが、それについては後ほど議論します。現時点では、ケーブルアセンブリの図面を描くために必要なものをメモしています。まず、各コネクタヘッドに対してマルチパートコンポーネントを作成することから始めます。このマルチパートのスキーマティックコンポーネントの最初の部分は、アセンブリ図面のためのコネクタヘッドのグラフィカルな図です。これは組み立て図面のための視覚的表現を提供します。 図1. コネクタヘッドの1:1の図 マルチパートのスキーマティックコンポーネントの2番目の部分は、多位置コネクタのための従来のIEEE-315スタイルの電気スキーマティックシンボルになります（図2を参照）。この2番目の部分は、接続のネットリストを生成するための電気ピンと図を提供し、後で必要な組み立て後のテスト治具やプログラムを生成できるようにします。 図2. コネクタのスキーマティックシンボル 最後の部分は、私が「ラインアイテムバブル」と呼んでいるものです（図3を参照）。このバブルは、部品が何であるかをその部品表（BOM）への参照とリンクするために図面上でメモを取るために使用されます。 図3. 品目の回路図シンボル これらは、エディターのコンポーネント内で別々のゲート（またはサブパーツ）に調整されています。各パーツには、ケーブルアセンブリに関する重要な情報があります。その重要性については後ほど説明しますが、今はコネクタヘッドコンポーネントとケーブルコンポーネントの作成方法について話します。 コネクタヘッドコンポーネント： 記事を読む
カスタムNanoBoard周辺ボードの設計 カスタムNanoBoard周辺ボードの設計 1 min Blog NanoBoard®にカスタムハードウェア機能を追加したい場合は、独自のアドオン周辺機器ボードを作成してみてはいかがでしょうか？この2部構成のテックチップでは、Altium Designer®を使用して独自のカスタムボードを簡単に作成する方法について詳しく説明します。 第1部：独自の周辺機器ボードテンプレートの作成 この2部構成のテックチップの第1回目では、PB30リファレンスデザインを始点として、PCB設計を進める方法について見ていきます。それを変更して独自の周辺機器ボードのテンプレートを形成します。それとともに、カスタム周辺機器用の利用可能なIO接続についても議論します。 次回では、登録プロセスと、作成した新しい周辺機器ボードを使用してFPGA設計を始める方法について説明します。 NB2とNB3000は、多くの工学部、個人、企業の設計チームによって、新しい設計アイデアを探求し、実現するために使用されています。 NB3000は、手頃な価格だけでなく、USB（ホストおよびスレーブ）、RGB LED、TFTタッチスクリーン、絶縁リレースイッチ、ADC、DAC、RS-485、RS-232、Ethernet、MIDI、SVGA、高解像度オーディオIOなど、豊富なIOデバイスとオプションのおかげで特に人気があります。 NanoBoardsは、追加のIO機能を追加するための周辺ドーターボードの位置を持つ拡張可能な開発ボードです。このテクニカルチップを書いている時点で、Altiumからは4つの周辺ボードが利用可能です：フルサイズのPB01（オーディオコーデック、アナログビデオIO）、PB02（SD、CF、ATAなどの大容量ストレージボード）、PB03（Ethernet、USB、IrDA）、そしてNB2/NB3000への必要なコネクタと複数の異なるプロトタイピングエリアを備えたフルサイズのPB30です。 プロトタイピングボードは、NanoBoard NB3000への接続を持つ簡単な回路を試すための素晴らしい出発点ですが、独自の周辺ボードを設計することで、無限の可能性が得られます。 この2部構成のテックチップの第1回目では、PB30リファレンスデザインから始めて、カスタム周辺ボードのテンプレートを形成するためにそれを変更する方法について見ていきます。それとともに、カスタム周辺機器用の利用可能なIO接続についても議論します。次回では、登録プロセスと、作成した新しい周辺ボードを使用してFPGAデザインを始める方法について話し合います。 周辺ボードファイルの準備 最初のステップは、周辺ボードのテンプレートを構築することです。このテックチップでは、Altium Nanoconnectorが左上にあり、NanoBoard NB3000に接続されたときにシルクスクリーンが一般的に正しい向きで表示されるように、このボードがPB30を基にしています。NanoBoard NB2を使用している場合、フルサイズの周辺ボードスペースは上部に位置しており、その場合はPB-01（オーディオ、ビデオ）ボードが良い選択肢です。なぜなら、その向きは180度回転しているからです。 Altiumの現在のリリースでは、PB30リファレンスデザインのデフォルトの位置は「C:\Program Files\Altium Summer 記事を読む