ソートリーダーシップ

Thought Leadership アルティウムとSimberian社のパートナーシップにより成長を続ける高速設計機能アルティウム社員一同より新年のご挨拶を申し上げます! 今年最初の記事では、Simberian社の営業およびマーケティング責任者であるRoger Paje氏に、最近締結された当社との正式なパートナーシップについて、またSimberian社の高精度フィールドソルバーテクノロジーによるAltium Designerのレイヤースタック、インピーダンス、表面粗さのモデリングなどの新しい高速設計機能の導入支援についてのお話を伺います。これらの拡張機能はAltium Designer 19で初めて搭載され、Altium Designer 20で強化されました。今後はさらに多くの機能が搭載されることをご期待ください。 Judy Warner: Rogerさん、Simberian社について、そして同社でのあなたの役割についてお聞かせください。 Roger Paje: 弊社は、PCB構造、および基板のシグナルインテグリティー解析のための電磁シミュレーションソフトウェアを開発しています。当社の使命は、技術パートナーと共に、実際の現場での測定により検証された正確な結果を技術者に提供することです。営業、およびマーケティング責任者としての私の役割は、お客様とシグナルインテグリティーコミュニティーとも協力して、設計が最初から機能するように検証できるソフトウェアを作成することです。 Warner: 最近、アルティウムとSimberian社は正式な提携を発表しました。その内容と、PCB設計者がAltium Designerで引き続き実行できることについてお話しいただけますか? Paje: アルティウムとSimberianの提携で重点的に取り組むことはただひとつ。より多くの技術者が正確なシグナルインテグリティー解析を利用できるようにすることです。これは、PCIe

Thought Leadership 高速信号のための遅延調整：知っておくべきこと PCBにおける長さが一致したラインオシロスコープで2つの信号の読み取りを見ると、信号トレース間の長さ/タイミングの不一致が下流のゲートを不適切にトリガーすることがどのようにして起こるかがわかります。マスタークロック信号の伝達時間と、異なるコンピュータインターフェースで送受信されるデータの往復時間を見ると、状況はさらに悪化します。SDRAMは、スレーブデバイスにクロックを配置し、取得したデータと一緒にクロック信号を送信することで、この問題をうまく解決しています。一方、他のインターフェース（USB 3.0、SATAなど）は、データから直接クロック信号を抽出します。私たちの残りの部分にとって、複数の並列インターコネクト、差動ペア内のトレース、そしてクロック信号の間での遅延調整は、データが正しい場所に正しいタイミングで到着することを保証します。長さ調整スキームを適用するには、単なる長さではなく、異なる信号/インターフェース標準での信号遅延時間を扱う必要があります。遅延調整の設計と信号を同期させるために知っておくべきことはこちらです。遅延調整対長さ調整長さ調整と遅延調整は基本的に同じ考え方を指します。目標は、一致したネット群内の信号トレースの長さを同じ値に設定することです。この考え方の目的は、すべての信号がある制約されたタイミングの不一致内で到着するようにすることです。一致したグループ内で二つの信号トレースが不一致の場合、通常の方法は、より短い信号トレースにいくつかの迂回を追加することによって遅延を追加し、信号を同期させることです。トロンボーン、ノコギリ波、アコーディオンの迂回は、トレースに遅延を追加する典型的な方法です。クロック信号と複数の信号線の間、差動ペア内、またはクロック線がない複数の差動ペア間で遅延調整を適用する場合でも、信号の特定のタイミング許容範囲を知る必要があります。SerDesチャネルの差動ペア受信機とコンポーネントでは、各信号間で許容される長さの不一致を決定する制限要因は、信号の立ち上がり時間とインターコネクト内の伝播遅延です。異なるデータレートで動作し、異なる信号規格を使用するインターフェースは、異なる許容される長さまたはタイミングの不一致を指定します。これらの不一致値は通常、FR4上で作業していると仮定していますが、異なる誘電率定数を持つ基板上でのより専門的な設計は、異なる長さマッチングの制約を伴います。ボードのI/Oチャネルを計画する際には、ボードの許容される長さの不一致値を調べ、この許容される不一致をタイミングの不一致に変換する必要があります（下記の方程式を参照）。タイミングの不一致を扱うタイミングの不一致を長さの不一致の代わりに扱うことは、遅延調整の中心的な考え方です。長さの不一致のみを考慮するPCB設計ソフトウェアを使用している場合は、特定の基板に対して正しい長さの不一致を計算する必要があります。長さの不一致は、特定の基板での信号速度（単位：in./ps）にタイミングの不一致を乗じたものに等しいです：信号速度の方程式（単位：in./ps）一般に、誘電率が大きい基板は信号速度が低下し、これにより2つの信号間の許容される長さの不一致が増加します。同様に、標準コンポーネントを過剰に駆動している場合、立ち上がり時間が短くなり（スルーレートが高くなり）、タイミングに対する制約も厳しくなります。一次近似として、信号の立ち上がり時間を半分にすると、許容されるタイミング制約も半分に切り下げるべきです。許容される不一致は、通常、立ち上がり時間ではなく、クロック周期の許容誤差の観点で定義されます。与えられたクロック周期において、許容される長さの不一致は信号速度に反比例します。誘電率（例えば、FR4）を仮定して引用される長さの不一致がある場合、特定の基板材料の信号速度を使用して長さの不一致を変換する必要があります。差動ペアにおける位相の不一致「位相ミスマッチ」という用語は、長さ調整や遅延調整と同じ文脈で使われることがありますが、差動ペアを扱う際に重要な影響を及ぼします。差動ペアのルーティングでは、異なるペアが変則的に配置されたビアを通過する必要がある場合など、ペアの各端が非結合状態になる短い領域が生じることがあります。これは、ペア全体の長さが不一致であることに加えて、一致させる必要がある複数のペアがある場合もあります。

Thought Leadership PCB内の信号歪み：原因と解決策高速信号の長さ合わせは、すべて同期に関するものです... 信号の歪みは、信号の整合性や回路分析に関する多くの議論でしばしば触れられるだけのものです。より多くのネットワーク製品が高速で動作し、複雑な変調方式を使用するようになると、信号の歪みがビットエラー率に寄与する深刻な問題となることがわかります。歪みの源は、電気的な相互接続でのデータレートの速度向上を妨げる主要なボトルネックの一つとして挙げられています。同じ問題は、特に10GHz台の周波数で動作するアナログ信号においても見られます。RF/ワイヤレス領域の設計者は、設計、テスト、測定中にこれらの信号の歪み源を理解する必要があります。線形対非線形の信号歪み信号の歪みのすべての源は、線形または非線形として分類することができます。それらは調和波の生成という点で異なります。非線形歪みの源は、信号が源を通過する際に調和波を生成するのに対し、線形信号歪みの源は調和波を生成しません。歪みの両方の源は、信号を構成する周波数成分の大きさと位相を変更することができます。信号の歪みの異なる源は、帯域幅の歪み源と特定の信号の周波数内容に依存して、異なるタイプの信号（アナログまたはデジタル）に異なる影響を与えます。信号の歪みの異なる源は、変調のタイプに応じて、変調された信号にも異なる影響を与えます。明らかに、異なる信号の歪み源の範囲は広く、すべての源を詳細にカバーすることはできません。しかし、PCBトレースとコンポーネントにおける線形および非線形の信号歪みのいくつかの重要な源を要約することができます。線形信号歪みの源周波数応答と位相歪み。線形回路での周波数スイープシミュレーションに慣れている場合、伝達関数が線形回路内の信号の位相と振幅の変化を定義することを知っているでしょう。回路、特定のコンポーネント、または相互接続の伝達関数は位相シフトを適用し、信号の大きさを調整します。位相と振幅のこれらの変化は周波数の関数であり、ボード線図で視覚化されます。これは、異なる周波数成分が異なる量だけ遅延され、これらの異なる周波数成分が異なる量で増幅または減衰されることを意味します。不連続。この広範な歪み源には、相互接続に沿ったインピーダンスの不連続（例：ビアやトレースのジオメトリ）や材料特性の不連続（例：ファイバーウィーブ効果から）が含まれます。分散歪み。これは、基板、導体、およびボード内の他の材料における分散によって生じます。この歪み源は避けられませんが、相互接続の長さが短い場合には気付かない程度に小さくすることができます。基板内の分散は、デジタル信号の異なる周波数成分がトレースを異なる速度で移動する原因となります。分散はまた、トレース上の信号によって見られる損失角度に影響を与え、信号歪みに寄与します。これにより、パルスが伸びる（つまり、群速度が周波数依存になる）ことが起こり、分散補償がない超高速レーザーで起こるのと同様です。 PCB相互接続で分散を補償する一つの解決策は、 DSPアルゴリズムを使用するか、正と負の群速度分散を交互に持つ層状基板ウィーブを使用して、関連する周波数範囲での正味の分散がゼロになるようにすることです。この特定のトピックは十分に広範なため、独自の記事に値します。この優れた記事をSignal Integrity Journalで、PCBトレースの分散に関する完全な議論をご覧ください。