HDI PCBにおけるグラウンドプレーン接続は、シグナルインテグリティを維持します

高速PCB設計では、PCBスタックアップ全体にわたるグランド接続性が必要です。低速信号を含む標準的なスタックアップで最も一般的な方法は、スティッチングビアを使用することです。これらのビアは、PCBスタックアップ内の複数のグランドプレーンやポアを接続し、低速または高速の配線経路に沿って、どこでも明確な0 Vリファレンスを維持することを目的としています。

しかし、垂直方向の配線スペースが非常に限られるHDI設計ではどうなるでしょうか。HDI設計では、信号接続のためにブラインドおよびベリードマイクロビアを使用することを好む、あるいは使用する必要があることが多く、同じ傾向はグランド接続にも見られます。これは、高速信号がレイヤースタック内を移動する際のグランド接続性に重大な問題を引き起こす可能性があります。

残念ながら、HDI設計で必要となる種類のグランド接続性を、設計ルールや制約だけで適切に確認する方法はありません。その理由の1つは、これから見るように、BGAパッケージのピン配置設計にあります。なぜこれがシグナルインテグリティの問題を生み出すのか、そしてそれをどう解決できるのかを、この記事で説明します。

グランド接続性が悪化する原因

グランド接続性が悪くなる問題は、ファンアウト配線、特にBGAファンアウト配線におけるグランドピンで、ブラインドビアやベリードビアを使用することから生じます。パッケージのピン配置によっては、ファンアウトで使用されるビアの終端が、スタックアップ内で十分な深さのレイヤーに到達しない場合があります。

以下の図は、BGAから引き出されるストリップライン配線に対して良好なグランド接続性を実現した例を示しています。この例では、外側のGNDビアは信号層の上にあるGND層で終端しています。一方、内側列のGNDピンは、ストリップライン信号の下にあるレイヤーへ接続されています。内側のGNDビアは上側と下側の両方のGNDプレーンに接触しているため、ストリップライン信号の周囲でプレーン層が同一の0 Vリファレンスを維持するのに役立ちます。

HDI設計における理想的なグランド接続性：スティッチングビアを信号ビアのすぐ横に配置して、配線経路に沿って0 Vリファレンスが維持されるようにできます。

このときのリターン電流は、矢印で示されるような経路をたどります。リターン電流は電磁界に対する電磁境界条件を形成し、その電流経路に沿ったインダクタンスを規定します。プロセッサのピン配置は、グランドが信号の周囲にうまく配置されていない場合があり、そのため自動ファンアウトでは上図のような状況を作れないことがあります。

場合によっては、設計者は内層の最初のGNDプレーンに接続するためにL1からL2へのビアが1本あれば十分だと考えるかもしれません。その結果、特に内層の深い位置でストリップライン配線を行う場合、リターン電流は、配線中の信号からかなり離れたビアの周囲に形成されることになります。

では、具体的に何が問題なのでしょうか。これは次の2つのシグナルインテグリティ問題に寄与します。

• 信号による局所的なクロストーク
• 他のIOにおける同時スイッチングノイズ
• 放射エミッションが高く測定される可能性

解決策は最適とはいえませんが、シンプルです。信号遷移のすぐ横にスティッチングビアを配置することです。HDI設計では、すべてのプレーンが同じ0 Vポテンシャルにあることを確実にするために、スルーホールを配置するのが望ましいです。しかし、BGAのボールピッチによっては、ファンアウト配線でこれができない場合があります。そのため、グランド接続にはブラインド/ベリードのスティッチングビアしか提供できないことがよくあります。BGAファンアウト配線では、実際にはこの方が好ましい場合もあります。最も近いスルーホールビアが、ファンアウト領域からかなり離れないと使えないことがあるためです。

ときにはパッケージのピン配置がひどいこともある

あまり認めたくない事実が1つありますが、確かにその通りです。グランド接続性を確保するうえで、ひどいパッケージピン配置というものは実際に存在し、これはHDI設計に限った話ではありません。パッケージ設計者は、グランドピンを単に電流がチップから流れ出る経路としてしか見ていないのかもしれません。しかし、実際にはそれ以上の意味があります。安定した0 Vリファレンスを持つグランドピンは、電磁界に対する境界条件を形成します。これが、周波数が高くなるにつれて、グランドピンがBGAファンアウト配線領域におけるクロストーク、ビアのインピーダンス整合、挿入損失に大きく影響する理由です。

以下の図は、理論的にあらゆるBGAにとって理想的なピン配置を示しています。これは作為的な例ではなく、56Gデータレート（28 GHzチャネル帯域幅）で動作し、0.8 mmピッチを持つOptical phyチップの実際のピン配置です。さらに高いデータレート（112G-PAM4および224G-PAM4）で動作する設計では、0.5 mmピッチまで小さくなることがあり、これは高速シリアル信号で低分散の遷移を維持するために必要です。

56G-phy-ballout.png

0.8 mmピッチでレイヤー数が多い場合、PCBはほぼ常に厚くなりすぎるため、 の制約によりファンアウト配線にスルーホールビアを使用できないことがほとんどです。高アスペクト比ビア。そのため通常は、マイクロビアをスタックし、さらにベリードビアへ段違いに接続して内層信号層へ到達します。上記の例では、信号ビアの隣に配置されたグランドビアによって、ストリップライン配線で常にグランド接続性を維持できます。各信号列の背後には専用のグランド列があり、両方のプレーンに接続されます。

例1：NRF54LM20A-PAAA

それでは、HDI設計における実際のピン配置を見てみましょう。以下の図は、部品番号 Nordic SemiconductorのNRF54LM20A-PAAAの配線例を示しています。グランドピンは黄色のアウトラインで示されています。これは98ピンのファインピッチBGA（0.35 mmピッチ）ですが、ピン配置全体にまばらに分散したグランドピンは11個しかありません。

NRF54LM20A-PAAAパッケージにおけるGNDボールの位置。ピッチが小さい（0.35 mm）ため、標準的なスルーホールビアは使用できません。

この設計には多くの信号の近くにあるGNDピンもいくつか含まれていますが、それらはブラインドマイクロビアによってL2のグランドプレーンに直接接続されているだけです。近くには3つのスルーホールGNDビアがありますが、BGAファンアウト領域におけるマイクロビア信号遷移の近傍で内部プレーンに接続しているビアはこれらだけです。

このことから、このデバイスはファンアウト配線領域でグランドバウンスノイズやクロストークのリスクを抱えることになります。ただし、このコンポーネントは許容電源電圧範囲が広く、したがってノイズマージンも大きいため、それほど大きな問題にならない可能性もあります。しかし、高速メモリのような別種のコンポーネントを見ると、これが重大な問題になり得る理由がわかります。理想的には、次の2つの作業を完了する必要があります。

• BGAの外周付近にGNDスルーホールを追加する
• 信号遷移がスルーホールから遠い場合に、内部スティッチングビアを含める

もちろん、これが本当に大きな問題かどうかは対象となる信号次第であり、とりわけビア遷移によるEMIに関して重要です。このコンポーネントで最も高速なインターフェースはUSBインターフェースとSPIラインであり、後者が最も大きなEMCリスクを持つインターフェースです（その理由はここで説明しています）。そのため、SPIラインには最も近いスティッチングビアが必要であり、一方で負荷の大きいGPIOやI2Cラインでは、近接したスティッチングビアがなくても済む場合が多くあります。

例2：カスタムDRAMモジュール

次に、主要な半導体ベンダーによるカスタムDRAMモジュール（DDR4-3200メモリ）の別のピン配置を見てみましょう。このモジュールは組み込みコンピューティングシステムでよく使用され、単一モジュール内に高いバイトレーン数を集約しています。以下に、GNDピンを強調表示したフットプリントを示します。

カスタムDRAMモジュールのフットプリント。強調表示されたパッドがグランドピンを示しています。

グランドピン接続にL1-L2のブラインドビアを使用すると、ファンアウト領域で同時スイッチングノイズと大きなクロストークが発生することは避けられません。グランドピンにL1-L2ブラインドビアしか使っていない場合、内層信号層（L3、L5など）に配線される信号には、近傍のスティッチングビア接続が存在しないことになります。

このコンポーネントは非JEDECパッケージで設計されており、標準的な配線チャネルも含まれていないため、配線（ポイントツーポイント）を成立させるには少なくとも4層または5層の信号層が必要です。さらに、信号ピンの配置上、すべての信号層へ到達するためにスタックドマイクロビアとベリードビアが必要になります。しかし、ピン配置におけるグランドの位置のせいで、一部の信号がグランドピンから遠く離れてしまうことは明らかです。

この問題を解決するには、次が必要です。

• すべてのGNDピンで、モジュール下のすべてのGNDプレーンを接続するための ブラインド/ベリードビア遷移を計画する
• パッケージ境界の周囲に追加のスルーホールを配置する
• レイヤー間スティッチングのために、内部ベリードマイクロビア/ベリードメカニカルビアを配置する

では、これをMicronのDDR4メモリチップのような、一般的なJEDEC標準パッケージと比較してみましょう。以下にその例を示します。

なぜこのパッケージは、グランドバウンス、クロストーク、EMIの面でより良い性能を示す可能性が高いのでしょうか。

• ピン数と行数/列数が少ないため、レイヤー数も少なくなり、スルーホールを使える可能性が高い。
• ピッチが0.8 mmであり、ドッグボーンファンアウトまたはvia-in-padでスルーホールを許容できる大きさである。
• ほぼすべての高速信号ピンが、VSSピンから1.6 mm（2ピン分の距離）以内にある。
• 配線チャネルによって、たとえばA7/A9/A13/A17領域のように、必要に応じて追加のスティッチングビアを配置できる。

もしカスタムモジュールのピン配置が低速信号だけを扱うコンポーネントに使われているのであれば、クロストーク、グランドバウンス、EMIの観点ではおそらく問題にならなかったでしょう。しかし、このコンポーネントには1600 MHzでクロックされる複数のDDR4インターフェース（3200 MT/sのデータレート）が含まれており、タイミング上の理由から高速なエッジレートが必要です。このはるかに速いエッジレートにより、内部信号層でのGND接続不足に伴うSI、EMI、クロストークの問題が、はるかに顕著になります。

解決策：まずGNDビアを配置する！

このような設計で設計者が犯しうる最大のミスは、信号ピンの配線を終えた後でGNDピン用のビアを配置することです。GNDビアを先に配置すると、それらが信号配線に対するルーティング制約として働くため、迂回して配線せざるを得なくなりますが、その一方でHDI設計における重要なSI問題群を回避できます。HDI設計ですべてを配線し終えた後になって、ファンアウトに十分な数のグランドビアを入れていなかったと気づくよりも、こちらの方がはるかに望ましい方法です。

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