UHDI PCBにおいて、銅箔重量はシグナルインテグリティにどのような影響を与えるのでしょうか？

私はこれまで、より細い線幅やより狭いクリアランスでは、なぜ銅箔重量を小さくする必要があるのかについて、動画や記事で説明してきました。主な理由は、ベースとなる銅箔の厚みが銅配線幅に近くなると、メーカーは2 mil/50ミクロンのような非常に小さい配線幅や間隔まで銅をエッチングできなくなるためです。このため、HDI PCBで使用される最小クラスの線幅と間隔では、配線断面は幅広い台形というより、正方形に近いアスペクト比を示す傾向があります。これは特にストリップライン層で顕著です。

銅膜が薄くなるほど線幅も細くなると、線路インピーダンスには何が起こるのでしょうか。特に、銅厚のある変動に対して線路インピーダンスはどのように変化するのでしょうか。これらは重要な問いです。なぜなら、伝送線路、アンテナ、プリントRF回路、あるいは銅によるインピーダンス制御が必要なその他の回路のシミュレーションで、どれだけのマージンを許容できるかに影響するからです。この記事では、これらの点を検討するとともに、実際の銅膜厚ばらつきに対する線路インピーダンス変動のデータも示します。

UHDIにおける銅の形状

前述のとおり、UHDI設計における銅配線は、一般的な矩形断面や台形断面というより、正方形に近い断面形状を持ちます。台形断面が生じるのはサブトラクティブエッチングによるもので、これはエッチャントが露出した銅箔表面を継続的に削っていくためです。銅箔重量が小さくなるとエッチング時間も短くなり、その結果、配線のエッチファクタが小さくなって、より正方形に近い形状になります。

HDIとUHDIを分ける一般的な境界は、加法プロセスを使う必要が出てくる点です。UHDI設計で用いられる50ミクロン未満の線幅を製造するには、SAP or mSAPが必要です。加法プロセスではエッチングを行わないため、析出した銅はエッチングされた銅よりもはるかに正方形に近い形状になります。下の画像は、味の素ビルドアップフィルム（ABF）上にストリップラインとして加法形成された配線の例を示しています。配線はABF上に形成され、その後ボンディング層で覆われてストリップラインを構成します。

これらの配線のばらつきは非常に小さく、左側の画像に示された配線全体でわずか数ミクロン程度です。これを断面寸法と比べると、水平方向・垂直方向ともに約40ミクロンです。このばらつきを一般的なエッチング配線と比較すると、粗さだけでも数ミクロンに達することがあり、さらにエッジの均一性や箔の平坦性によっても同程度のばらつきが生じます。

信号整合性の観点では、ここで2つの重要な問いが生じます。

1. 銅厚のばらつきはインピーダンスにどのような影響を与えるのか。
2. また、その影響は標準的な銅箔重量の場合と、UHDIにおける薄膜厚の場合とでどう比較されるのか。

大きい銅箔重量と小さい銅箔重量でのインピーダンスへの影響を調べる

まず、一般的な標準PCB構成で何が起こるかを考えてみましょう。ベースの銅箔重量は通常0.5 oz/平方フィートで、スルーホールビアを形成するために外層は約1.0 oz/平方フィートの銅厚までめっきされます。

サブトラクティブエッチングで製造されるHDI設計では、より細い線幅と狭いクリアランスに対応するため、ベース銅箔重量は0.25 oz/平方フィートから始まる場合があります。その後、マイクロビア形成時に適切な重量へ影響を与えないよう穴部を選択的にめっきし、外層は0.5 oz/平方フィートから1.0 oz/平方フィートの間に仕上げられることがあります。加法形成されたUHDI PCBでは、銅箔重量は1/8 oz/平方フィートまで低くなることがあります。

これらの値を中心に銅箔重量を変化させつつ、同じ配線幅を維持したまま、Layer Stack Manager in Altium Designerを使ってインピーダンス変化を計算できます。これにより、自然な製造プロセスばらつきによって銅箔重量が変動した際に、インピーダンスがどのように変化するかを示す曲線を抽出できます。

結果

配線幅を一定に保ち、銅箔重量を変えながら複数のシミュレーションを実行した結果、50オームを目標とするストリップラインおよびマイクロストリップについて、下図のような曲線が得られました。これらの曲線は、銅厚がわずかに増加するとインピーダンスが全体として低下する傾向を示しており、配線インピーダンスに関する直感とも一致しています。しかし、補間データとその微分を見ると、初期の銅膜厚が小さいほど、配線インピーダンスの変化が大きいことがわかります。

次に、上のグラフにおける厚み変化を、ABF上のストリップラインのSEM画像で見られる厚み変化と比較してみてください。加法析出プロセスにおけるわずか数ミクロンのばらつきだけでも、50オームのストリップラインでは1.5～2オームのインピーダンス変動が予想されます。配線インピーダンスに標準的な10%の許容差を設定している場合、これはすでに許容マージンの約30～40%がプロセスばらつきによって消費されることを意味します。

では、サブトラクティブエッチング基板ではどうでしょうか。同じ程度のばらつき（数ミクロン）は、ストリップラインの粗化銅でも一般的に見られます。グラフでは、インピーダンス変動はより小さいことが示されています（約50%）。ただしこの場合は、増大した表皮効果による損失の影響のほうが重要であり、これが高周波では独自のインピーダンス変動を生みます。

これが信号整合性に意味すること

加法形成されたUHDI基板について上記の結果が意味するのは、実際には、製造されたPCBで許容できるインピーダンス公差は10%ではなく6～7%しかないということです。

数パーセントポイントは小さく聞こえるかもしれませんが、信号整合性にはどのような影響があるのでしょうか。要するに、チャネル帯域幅を判断する際、Sパラメータプロットで許容するマージンをより大きく取る必要があるということです。一般には、de facto -10 dB S11 limitを超えると、インピーダンスが目標値から離れすぎていると見なされます。このため、十分なマージンを確保するには追加マージンを適用し、最大損失値を-15 dB程度まで低く設定する必要があるかもしれません。

高帯域幅のシリアルチャネルや、多くのクロストークを受ける高密度並列チャネルでは、わずかなノイズマージンも重要であり、その損失は測定結果やアイダイアグラムシミュレーションに現れます。現時点では、このばらつきを考慮するための十分な設計アプローチはまだなく、Sパラメータの変動し得る範囲を確認する以外に方法がありません。これはシミュレーションでも、テストクーポンでの測定でも評価できます。

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