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最新のPCBレイアウトの課題の解決方法 最新のPCBレイアウトの課題の解決方法 1 min Whitepapers PCB設計者 PCB設計者 PCB設計者 はじめに 「ママ、子供たちを小さくしちゃったよ」、「世界って小さいんだね」。ディズニーファンにはおなじみのフレーズです。しかし、これらのフレーズを使って、プリント基板(PCB)設計の継続的な小型化を同様に簡単に表現できます(図1)。以下の統計を考えてください。 過去10年間で平方インチ当たりのピン数が3倍になった一方で、基板面積は比較的一定に維持されました。 15年間で、部品1個当たりの平均ピン数が4 ～ 5分の1に減った一方で、平均部品点数が4倍になりました。 設計のピン数は3倍になり、ピン間の接続数は倍増しました。 その結果、部品と最終製品が小さくなるにつれて、PCBレイアウトはより高密度かつ複雑になりました。PCBの小型化と複雑性がともに高まることで、全ての部品を調和させ確実に動作させる責任があるPCB設計者は複数の課題に直面しています。ある調査では、エレクトロニクス企業の53%が、最も競争力のある製品を低コストでより迅速に市場に投入しようとする際にPCBの複雑性が増大することが主な課題であると回答しま した。PCBレイアウトの最も一般的な課題の一部を以下に示します。 多ピンボールグリッドアレイ(BGA)の配線 小さく不規則な形状の製品に適合するフレキシブルPCBの設計 層数を増加させることなくPCBレイアウト密度を高めること 複雑な多層PCB設計における電圧降下の回避 効果的なECAD-MCAD統合と製造業者とのよりよいコミュニケーションの確保 高密度で複雑なPCB上に十分なテストポイントを備えること これらの課題は全て、最先端の統合PCBレイアウトソフトウェアによって軽減できます。 BGAの配線の課題を解決 BGAは、多ピン超高密度のPCBと集積回路(IC)のパッケージ化のための一般的な手法です。PCB設計者がBGAを選択するのは、小型化および機能要件を満たすのに必要な柔軟性を備えていながら、コスト効率を高めることができるためです。問題は、ピン数が増えピッチが細かくなるにしたがって、「BGAブレークアウト」(BGAの配線)がさらに難しくなるということです。非効率的な配線は層数を増加させ、ひいてはコストを押し上 げ、シグナルインテグリティの問題、層間剥離、ビアのアスペクト比の問題を発生させる場合があります。(※続きはPDFをダウンロードしてください) 今すぐ 記事を読む
MENTOR PADSからALTIUM DESIGNERへの移行 Mentor PADSからAltium Designerへの移行 1 min Guide Books 競合他社のツールをご利用のユーザー 競合他社のツールをご利用のユーザー 競合他社のツールをご利用のユーザー Altium Designer® のメインテーマは、PCB設計に対する統一アプローチです。Altium Designerの設計に対する取り組みは、従来からある 数多くの製品に対するそれとは異なります。Altium Designerのワークフローには、PCB設計を問題なく完了するために必要な、別々でありなが ら相互に関係のあるすべての要素が1つにまとめられています。 PADS®を使用しているユーザーであれば、おそらく、設計プロセスの段階ごとに複数のツールとインタフェースを使用することに慣れているでしょう。それぞれのツールは固有の専門タスクに優れているものの、結局のところ、複数のインタフェース、ワークフロー、メソドロジーを覚えて管理するのはユー ザーになります。アルティウムが何年にもわたって投げかけている問いはシンプルです。このようなPCB設計アプローチに効果はあるのでしょうか。 Altium Designerを最初に開発したときの目標は、設計プロセス全体にわたって、エンジニアが効率とワークフローを完全にコントロールできる、統 一された設計体験を生み出すことでした。この目標を達成するためには、エンジニアに日常的に課せられたPCB設計体験を全面的に理解する必 要がありました。統一されたPCB設計アプローチの一環として、単一のAltium Designerインタフェース内で以下のプロセスが結合されました。 回路設計 基板レイアウト データ管理 ルールおよび制約条件 部品表 サプライ 記事を読む
PADS®ユーザー向けALTIUM DESIGNER®評価ガイド PADS®ユーザー向けAltium Designer®評価ガイド 1 min Guide Books 競合他社のツールをご利用のユーザー 競合他社のツールをご利用のユーザー 競合他社のツールをご利用のユーザー PCB設計ツールのAltium Designer®は、あらゆる科学知識を、設計と直感的に結びつけ、まとまりのある単一設計環境を構築します。電子機器の設計では、最高レベルの生産性と性能が要求されます。変更できない期限、高精度のレイアウト、正確な部品の実装によって効率性が評価される場合、完全なPCB設計プラットフォームへの投資は不可欠なものです。 Altium Designerには設計要求を満たすために必要な全てのツールが含まれており、より多くの機能や差別化された機能を、予測可能なリリースサイクルで確実に配布してきた実績があります。Altium Designerのサプライヤーチェーンへのリンクを使って、最も信頼できるパーツサプライヤーから、最も低価格で導入しやすいコンポーネントを入手してください。集中化されたライブラリ管理ツールを使って、設計チーム全体で利用できる、信頼できる設計データの単一ソースから作業できます。高度で使いやすい回路の設計、配置、および配線の技術を利用できます。 実際のデータを使って、メカニカル設計チームとリアルタイムで並行して共同で作業し、強力なNative 3D™の視覚化およびクリアランスのチェック機能により、確実に、基板を最初から正しく製造できます。強力なデータ管理ツールおよび設計再利用ツールにより、別々でありながら密接に接続した設計プロセスの全ての詳細情報をひとつにまとめます。柔軟なリリース管理ツールにより、設計過程全体を通してプロジェクトの一貫性と信頼性をコントロールします。 マルチボードアセンブリのプロジェクトでは、インテリジェントな接続管理により、複数の子PCB設計をアセンブリ全体に結合でき、正しいコネクタおよびケーブルピンの割り当て、エレクトリカルルールチェック、ネット名の付与が確実に行われます。マルチボードアセンブリエディタで、筐体やその他のハードウェアの3Dモデルなど、写真のようにリアルな3Dで子PCBを完璧に整列できます。これにより、PCBの位置決めやコンポーネントの配置を1 回で適切に行うことができます。(※続きはPDFをダウンロードしてください) 今すぐ Altium Designer の無償評価版をリクエストして、世界最高のPCB設計ソリューションをお試しください！ 記事を読む
6層スタックアップ EMC EMC向上のための6層PCBスタックアップの設計 1 min Blog 6層のPCBは、高いネット数と小さいサイズを持つ様々なアプリケーションにとって、経済的で人気のあるスタックアップです。大きなボードは、4層のスタックアップで十分機能することがあり、信号層を犠牲にしてボードの各側間の隔離を確保できます。適切な6層スタックアップを使用すると、異なる層間のEMIを抑制し、高いネット数を持つファインピッチコンポーネントを収容できます。しかし、4層または8層のスタックアップを使用する方が理にかなっている場合もあり、この判断をするためには、ボード内のプレーン層の機能を理解することが役立ちます。 電源、グラウンド、信号プレーンはいくつ必要ですか？ この質問への答えは非常に重要であり、実際にはボードのアプリケーションに大きく依存します。限られたスペースで密度の高いボードをルーティングしているが、すべてが低速またはDCの場合、2つのプレーン層と4つの信号層で十分なことがよくあります。しかし、その場合、創造的なレイアウトとルーティングで層数を4層に減らすことがよくあります。 EMIへの感受性を大幅に減らす必要がある場合、代替のスタックアップを使用し、より多くの電源/グラウンド層と少ない信号層を選択するべきです。これがデジタルボードまたは混合信号ボードである場合、信号を平面層に対して配置し、密接に配置された電源/グラウンド平面ペアを使用することで、EMI問題を引き起こすことなくボード全体に自由にルーティングするための柔軟性を得ることができます。 シールド缶のような不格好な解決策を必要とせずに、ボードの周りにさらにグラウンドを追加することも、大きな遮蔽効果をもたらすことができます。 デジタル信号とアナログ信号を混合する場合、高周波と低周波の信号を混合する場合、またはこれらのすべての組み合わせの場合でも、6層PCBスタックアップの創造的な使用が可能です。ある時点で、より大きなボードやスタック内の層を増やす（またはその両方！）必要があるかもしれません。6層PCBスタックアップのための多くの信号/平面層の組み合わせがありますが、以下にいくつかの一般的なものを示します。 6層PCBスタックアップの例 これを念頭に置いて、いくつかの6層PCBスタックアップの例を見てみましょう： 信号+電源/グランド/2信号層/グランド/信号+電源 この6層PCBスタックアップの例は、内部層の低速トレースを外層のトレースから遮蔽する人気のあるエントリーレベルのオプションです。また、固体平面への密接な結合もあります。信号は、直交している限り、低周波数/遅い切り替え速度で、または内部層を通してルーティングできます。私は、互いおよび内層の低速/周波数トレースからそれらを遮蔽するために、高速デジタルおよび/またはアナログ信号を外層にルーティングするでしょう。以下に例を示します。 これについては、アナログとデジタルを内層で混在させないでください。ただし、ボードの異なる領域にそれらを分離できる場合を除きます。しかし、デジタルとアナログのセクション間に分離が必要なその種の状況では、内部平面を持つ4層スタックアップで何とかなるかもしれませんし、創造的なレイアウト/ルーティングを行うか、または4層で好まれるSIG+PWR/GND/GND/SIG+PWRの配置を使用できます（ ガイドラインについてはこちらを参照）。 このタイプのスタックアップでは、 レイヤー2を電源プレーンレイヤーにしないでください、また、L3+L4で平行にブロードサイド結合ペアを試みないでください。代わりに、信号レイヤー上でPWRをルーティングします。これに伴う主な問題は、電源とグラウンドプレーンレイヤー間の インタープレーン容量の欠如と、L1からL5への高インダクタンスのリターンパスです。これらのプレーンレイヤーが分離されているため、L1上の信号の予測不可能なリターンパスを補償するために、より多くのデキャップとグラウンドリターンビアが必要になります。この理由から、これらのボードは、正確なリターンパスの予測と追跡を必要としない電力またはDCシステムでのみ使用すべきでしょう。 信号/GND/PWR/GND/信号/GND この6層PCBスタックアップの例は、高速信号に多くのデカップリングを提供する必要があるが、信号用に3層分の密度が必要でない基板にとって良い非対称スタックアップです。一つの例は、高速（L1）と低速（L5）の信号の混在で、これらは互いに隔離され、密接に配置されたPWR+GNDプレーンペアが 高速電力整合性をサポートするための高いデカップリングを提供します。内部信号層は、2つのグラウンドプレーンの間に封入されるため、表面信号層から遮蔽されます。また、固体導体が効果的な遮蔽を提供するため、内部信号層がEMIの干渉を受けるのを抑制するのにも役立ちます。電源とグラウンドプレーンは、高速デジタルデバイスのための効果的なデカップリングを提供するために、おそらく密接に配置されるでしょう。 このスタックアップの主な問題点は、下層のグラウンドを切り取って部品を配置するスペースを作らない限り、上層にのみ簡単に部品を配置できることです。つまり、基本的には片面基板を構築していることになります。これは製造にとって高価な提案であり、内部信号層へのビアを配置するために多くのドリリングが必要になります。これは、4層または8層のPCBスタックアップの利点を強調しています。8層スタックアップでは、内部層に隣接する電源/グラウンドの同様の配置を作成しながら、内部ルーティングや下層の部品/ルーティングも収容できます。 信号/グラウンド/電源/信号/グラウンド/信号 記事を読む
PCIeレイアウトと配線のガイドライン PCIeレイアウトと配線のガイドライン 1 min Blog PCB設計者 PCB設計者 PCB設計者 子供の頃、コンピューターの筐体を開き、マザーボードに搭載された複雑なカードスロット、チップ、その他電子部品を見ると、製作者がどうやってこの部品すべてを正しく配置できたのか、不思議に思っていました。後にコンピューター・アーキテクチャーと周辺機器のPCB設計について学ぶと、私はPCB設計者が優れた電子機器を構築するために注いでいる労力に驚嘆しました。 最新のGPU、USB、オーディオ、およびネットワークカードはすべて同じ相互接続規格である、PCI Expressの背面で実行できます。PCIeデバイスの高速PCB設計に慣れていない場合は、PCI-SIG (Peripheral Component Interconnect Special Interest Group) から標準ドキュメントを購入しない限り、このトピックに関する情報が少し断片的になります。幸いなことに、基本仕様は実用的な設計ルールに分割できるため、適切なPCB設計ソフトウェアを使用して次のPCIeデバイスを簡単にレイアウトおよび配線できます。 他の高速設計/デザインと同様に、配線仕様に関する標準規格に盲目的に従っても、設計/デザインが意図したとおりに動作することは保証されません。プロトタイプの設計では徹底的にテストして、シグナルインテグリティーの問題が設計内に潜んでいないことを確認する必要があります。インピーダンスや配線長などの点ですべてを適切な配線仕様に合わせて設計したとしても、レイアウトの選択が不適切なために設計が失敗する可能性は依然としてあります。各世代のPCIe仕様にはテスト要件も含まれており、これは PCI-SIG Webサイトで公開されています。ここではテストには立ち入りませんが、このまま読み続けて、規格の内容と、新しい PCIe 世代に最適に準拠するようにPCIeカードを設計する方法の簡単な概要を確認してください。 配線仕様 現在、PCIeの仕様を統括する業界の作業グループであるPCI-SIGが、PCIeの5つの世代をリリースしています。 PCIe Gen 5は今年リリースされ、PCIe 記事を読む
ガードトレース：真実か神話か？ PCB設計におけるガードトレースとは何か、そしてそれは機能するのか？ 1 min Blog PCBレイアウトにおけるガードトレースは、依然として多くの矛盾する情報が存在するトピックの一つです。その使用に関してさまざまな参照を見つけることができます。どのタイプの設計—アナログ回路、ミックスドシグナル、またはデジタル—がガードトレースの使用から最も恩恵を受けるのか、ガードトレースが電磁場をどのように遮断するのか、トレースの端が浮いていること、一方の端が接地されていること、または両端が接地されていることの重要性、そしてガードトレースの使用から最も恩恵を受けるトレースのタイプ—マイクロストリップまたはストリップライン—について混乱があります。この記事では、これらのトピックすべてに対処し、ガードトレースがその実装に関係なく実際には価値を提供しない理由、およびトレースの平面上の高さとトレースの分離がクロストークを制御する最良の方法である理由を文書化した実際のハードウェアからのデータを提示します。 ガードトレースの起源 ガードトレースは、特に非常に高いインピーダンス、低ノイズのアナログPCB設計、そして非常に低い電源を持つ製品の実装において、確かにいくつかの価値を持っています。例えば、高インピーダンスと低周波数を持つEKGマシンでは、外部からトレースへの静電容量結合が発生するリスクがあります。信号が非常に低いため、外部から少しの干渉でもそれを乱すことがあります。この場合、信号トレースの周りにガードトレースを配置することで、静電容量結合を抑制することができます。では、アナログとデジタルの設計についてはどうでしょうか？製品がアナログデバイスかデジタルデバイスかに基づいて、ガードトレースの有無の価値を分析することは難しいです。アナログという用語に基づいて状況を定義することは、あまりにも一般的すぎます。例えば、高出力のオーディオアンプもアナログです。 混合信号設計においても、ガードトレースの良い「対象」として分類できるかどうかについて同じことが言えます。混合信号製品の実装は、アナログ信号から始まり、ある時点でデジタル信号に変換されます。これはAからDへのコンバータによって達成され、これが混合信号製品の通常の定義です。今日の製品実装では、すべての無線は内部でデジタル化されており、RF部分でさえもです。RFデジタル回路はもはやL（インダクティブ）およびC（キャパシティブ）ネットワークから作られていません。例えば、携帯電話では、LやCはどこにも見つかりません。アンテナは直接チップに入り、その信号をアナログからデジタルに変換します、それも非常に高いRF周波数でさえ。ガードトレースの使用に関する現在流通している様々な情報源では、近端および遠端のクロストークが注記されていることも指摘されるべきです。デジタル世界では、懸念されるクロストークは後方クロストークです。これは図1に示されています。 図1. 前方および後方クロストーク対長さ ガードトレースとは何か？ ガードトレースの背後にある全体的な考え方は、2つの伝送線の間にガードトレースを配置すると、2つの間のEM（電磁）場を遮断し、それらの間で発生する望ましくないクロストークを抑制するというものです。実際には、2つの伝送線の間にガードトレースを挿入すると、それらの間の空間が増加し、クロストークが減少するのはその空間の増加によるものであり、ガードトレース自体によるものではありません。もしワイヤーがEM場を止めることができたら、変圧器は機能しません。期待されるのは、エネルギーがそのワイヤーを過ぎるとき、その途中でいくらかが拾われることです。変圧器を作るために、私たちはそれに依存しています。ワイヤーは磁場を止めません。 トレースは分散LCネットワークであり、ある周波数で共振します。その幾何学が適切であれば、設計上の関心のある周波数で共振し、クロストークを減少させるのではなく増加させるバンドパスフィルターを作り出すことができます。図2はそのような設計を示しています。これは1980年代後半に製造された失敗したスーパーコンピュータのバックプレーンのアートワークです。プロジェクトのエンジニアは、バックプレーンの伝送線のインピーダンスがドライバーを過負荷にすることを懸念していました。これを防ぐために、バックプレーンのインピーダンスは70オームに設定されました。バックプレーンの設計者は、望ましくないクロストークを制御するためにガードトレースを挿入しました。ガードトレースの長さは、コンピュータのクロック周波数で共振するようなものでした。その結果、バックプレーンを横切って伝播する信号間で望ましくない結合が発生し、コンピュータが不安定になりました。修正策は、設計を廃棄して最初からやり直すことでした。重要な市場の機会を逃さずに、全体の製品開発コストを抑えようとしているときに、これは決して良いアイデアではありません。 また、今日のインターネット製品では、PCBが回路と信号トレースで非常に混雑しているため、ガードトレースのためのスペースがありません。それらは物理的に不可能です。 図2. 「ガード」トレースを持つバックプレーンバス ガードトレースがクロストークを制御する目的は何か？ ガードトレースの終端方法に関する情報が豊富にあり、それによってクロストーク制御の効果が高まることが示されています。選択肢には、フローティングガードトレース、一方の端で終端されたガードトレース、両端で終端されたガードトレースがあります。実際には、ガードトレースの終端方法に関わらず、それらはすべて共振LCネットワークであり、バンドパスフィルターを作り出すことができますが、主張されているような効果はありません。 さらに、トレースの両端をグラウンドプレーンに接続したからといって、そのトレースが「グラウンド」に追加されたわけではなく、EMフィールドを遮断する能力もありません。どのように端が接続されているかに関わらず、あらゆる種類のワイヤーはEMフィールドを遮断しません。トレース間の隔たりが、クロストークがどのように制御されるかを決定します。図3は、2本の線間の間隔を広げることが、それらの線間のクロストークを制御する方法であることを示しています。 図3. 後方クロストーク対エッジ間隔と最も近いプレーン上の高さ また、ストリップライン構成においてガードトレースが効果的であるためには、ガードトレースが結合長と完全に同じ長さでなければならないとされています。しかし、ガードトレースの幾何学的特性は、クロストークを制御する能力に影響を与えません。なぜなら、トレース間の空間がどれだけうまく結合を軽減するかを決定するからです。 PCBガードトレース：マイクロストリップ対ストリップライン いくつかの情報源によると、ガードトレースの効果はマイクロストリップとストリップラインのトポロジーで異なり、その結果、ガードトレースはマイクロストリップトポロジーには効果がないが、ストリップラインの場合はガードトレースの両端がグラウンドにショートされている限り効果があるとされています。したがって、ガードトレースの終端の有無は関係なく、どちらの構成においてもその効果は無関係です。 記事を読む
IPCが高性能製品のマイクロビア信頼性に関して警告 IPCが高性能製品のマイクロビア信頼性に関して警告 1 min Engineering News 皆さんが、2019年3月6日にIPCから発表された、高プロファイルHDIボードの現場および潜在的な故障に関する警告のプレスリリースをすでに読まれたことを願っています。もし読まれていない場合、完全なプレスリリースは I-Connect 007で入手可能です。[1] 皆さんが目にされたかもしれないのは、IPCがこれから出るIPC-6012E、 リジッドプリントボードの資格認定と性能仕様に含まれる警告文です： 「過去数年間にわたり、製造後のマイクロビア故障の例が多数ありました。通常、これらの故障はリフロー中に発生しますが、室温では検出不可能（潜在的）であることが多いです。組み立てプロセスが進むにつれて、故障が現れると、それがより高価になります。製品がサービスに投入された後にまで検出されない場合、それははるかに大きなコストリスクとなり、さらに重要なことに、安全リスクをもたらす可能性があります。」 パニックにならないでください！ この警告の背景を説明させてください。 ここ数年、いくつかのOEMは、最善の利用可能な受入検査およびテスト方法論でスクリーニングされたにもかかわらず、彼らの高度なHDI多層基板で潜在的な欠陥を経験しました。この欠陥は、以下で観察された故障を引き起こしました： リフロー後のインサーキットテスト 「ボックスレベル」組み立て環境のストレススクリーニング（ESS）中 保管から取り出された時 サービス中（エンドカスタマーが使用中の製品） これらのOEMによる多大な努力と調査、およびD-32熱ストレステスト方法諮問委員会との調整を経て、IPCは新しい熱ストレステスト方法（IPC-TM-650、方法2.6.27A）と熱衝撃テスト方法（IPC-TM-650、方法2.6.7.2）を発行しました。方法2.6.27では、テスト車両またはクーポンを通常のはんだペーストリフロープロファイルに従ってピーク温度230度Cまたは260度Cに達するようにし、4線式抵抗測定ユニットに接続した状態で6回の完全なリフロープロファイルを実施し、抵抗の増加が5％を超えないようにします。テストクーポン内のデイジーチェーンは、実際の回路で使用される特徴で構成する必要があります。 これにより、これらのOEMは潜在的なマイクロビアの故障を検出し、可能な欠陥の逃避から自身を守ることができました。しかし、この潜在的なHDI故障の根本原因を見つけることは困難でした。そこで、2018年初頭にIPCは、Michael Caranoの監督のもと、業界の専門家からなる選抜グループを組織し、この状況を調査することにしました。2018年後半には、このグループはIPC V-TSL-MVIA 微小ビア故障技術ソリューション小委員会と名付けられました。私はこのグループの創設メンバーです。しかし、強調しておきたいのは、 過去1年間、私たちは会合を重ね、テストデータ、断面観察、実験結果を検討しました。これが私たちが知っていることです： 欠陥は、マイクロビアとその下の銅層またはその下の別のマイクロビアとの間の金属界面での亀裂として現れます。（図1を参照） 記事を読む