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宇宙産業に備える深宇宙ガソリンスタンド 宇宙産業に備える深宇宙ガソリンスタンド 1 min Newsletters ハードウェア製造業スタートアップ企業 / エレクトロニクスプロトタイパー ハードウェア製造業スタートアップ企業 / エレクトロニクスプロトタイパー ハードウェア製造業スタートアップ企業 / エレクトロニクスプロトタイパー アルティウムでは、起業家や革新的なスタートアップ企業向けにプリント基板設計ソフトを提供するなどのサポートをしています。Orbit Fab社は、そのような企業の1つです。この記事では、パートナーであるDaniel Faber氏とJeremy Schiel氏に、宇宙産業の展望や衛星用燃料ステーションの重要な必要性について語っていただきます。弊社パートナーのBolt社（テクノロジーアクセラレーター企業）から支援を受け、Orbit Fab社は2018年12月にSpaceX社のDragonロケットとともに打ち上げられた初期設計を開発、今では国際宇宙ステーションに配置されています。Furphyデバイスについて、また宇宙テクノロジーの次章において人工衛星の燃料補給がどのようにゲームチェンジャーとなるかについては、続きをご覧ください。 Judy Warner: あなたの主な職歴とOrbit Fab社の沿革の概要をお聞かせください。 Jeremy SchielとDaniel Faber: Deep Space Industries（DSI）社の元CEOとしてDaniel Faber氏が固体技術事業を開始し、宇宙経済に地球外資源を供給するという構想を積極的に推進しました。彼のリーダーシップの下でこの会社は、非常に魅力的な最初の製品を発表し、売り上げをゼロから約1000万ドルに成長させ、宇宙資源に関する世界的な認識と規制を変化させ、小惑星を利用するための全ての技術を体系的に開発および事業化するようにDSI社を位置付けました。 Jeremy Schiel氏は自動車業界を離れた後、Deep Space Industries社とBrand 記事を読む
Bolt社の社内技術チームによる迅速な市場進出 Bolt社の社内技術チームによる迅速な市場進出 1 min Newsletters ハードウェア製造業スタートアップ企業 / エレクトロニクスプロトタイパー ハードウェア製造業スタートアップ企業 / エレクトロニクスプロトタイパー ハードウェア製造業スタートアップ企業 / エレクトロニクスプロトタイパー 最近、Bolt社のVP of Engineering（エンジニアチームのマネジメント責任者）であるTyler Mincey氏と知り合いになる機会に恵まれました。Bolt社はハードウェアとソフトウェアのアクセラレーター企業（スタートアップ企業を支援する組織）で、サンフランシスコとボストンにオフィスがあります。このインタビューでは、Mincey氏とともにエンジニアリングに対する情熱や、Bolt社で達成した素晴らしい業績についてお話します。社内エンジニアリングチームと協同してベンチャーキャピタルを提供するというユニークなモデルにより、ポートフォリオの成長に拍車がかかっています。Bolt社はアルティウムのスタートアッププログラム Launch Padに参加し、アクセラレーター企業や世界中の駆け出しのハードウェアスタートアップ企業にAltium Designerライセンスを提供する支援をしています。 Judy Warner: ご自分のキャリアと、Bolt社について簡単に教えてください。 Tyler Mincey: 私は、大小さまざまな企業で接続製品を開発する、担当領域を横断する技術チームのリーダーを務めてきました。iPodの新製品開発を行うApple社の技術チームのリーダーを務めたり、第一世代のiPhoneの中核チームに席を置いたこともあります。その後、web/モバイルアプリの設計と開発を専門に行うデジタル製品工房Fictive Kinのパートナーとして働きました。Bolt社に勤める前は、オートアフターマーケット向けにドライバー支援テクノロジーを設計するスタートアップ企業であるPearl Automation社の創設チームに加わり、VP of Productを務めました。 Bolt社はソフトウェアと物的製品が交わる企業に投資するベンチャーキャピタル企業です。資金提供のほか、上級の技術者や設計者によって投資先を支援し、製品の開発や製造をサポートします。 私は、工業デザイン、機械工学、電気工学、ファームウェア開発を担当するBolt社のチームを監督しています。 Warner 記事を読む
ピン、パート、差動ペアスワップによる配線の簡素化 ピン、パート、差動ペアスワップによる配線の簡素化 1 min Whitepapers PCBデザインで部品を配置するとき、その配置のためにコネクションが互いに交差することは珍しくありません。コネクションの多少の交差は、他のレイヤーへのビアや、少し長い配線を使用して対処できますが、次の図に示すような多くの交差がある場合、配線は非常に難しく、時間を要するものとなります。 多くの交差を含む、より複雑な配線の場合、PCB設計者は一般にデバイスピンやサブパートをスワップして、コネクションの交差数を減らします。ピンやパートスワップによりPCBでの交差は解消できますが、このような変更は回路図に反映させる必要があります。このホワイトペーパーでは、ピン、サブパート、差動ペアスワップによりコネクションの交差を減らして最適の配線を実現しながら、回路図とPCB間のデザインの同期を維持する方法につ いて説明します。 はじめに コンポーネントの最適な配置により、コネクションラインの交差を最小化するには、多くの作業が必要です。しかし、交差を完全に避けることは不可能です。多くのコネクションの交差が存在すると、PCBの配線は非常に難しくなり、完了には多大な時間を要します。PCB設計者は、電気的に可能ならば、ネット割り当てをデバイスの特定のピンから、別の使用可能なデバイスのピンにスワップすることが一般的です。同様に、共通パッケージ内のサブパートをスワップして、コネクションの交差を減らすこともできます。 ピンスワップは、2つの異なるピンのネットが、デザインの電気的な機能に悪影響を及ぼさないでスワップできます。基本的な例は、抵抗の2つのピンです。抵抗のピンには固有の極性が存在しないため、交差を解消するためにピンを自由にスワップでき、機能は変化しません。 別の実践的な例はピン数の多いコネクタで、各ピンに信号割り当ての厳格な要件が存在しない場合です。コネクタの多くのピンを柔軟にスワップできるため、いくつかのコネクションの交差を解消できる可能性があります。最もピンスワップの対象となるコンポーネントタイプはFPGAデバイスでしょう。 これらのデバイスにはユーザー定義可能なI/Oピンがあり、該当する電圧バンク内で、必要に応じてピンを自由に再割り当てできます。 サブパートのスワップでは、共通のパッケージ内に存在する類似パートがスワップされます。例えば、LM6154 QuadオペアンプICは単一のパッケ ージ内に、4つの独立した、同一のオペアンプが含まれています。このため、オペアンプC（ピン8、9、10）をオペアンプA（ピン2、3、1）とスワップし、同じ機能を維持したままコネクションラインの交差を解消できます。サブパートのスワップは「ゲートスワップ」と呼ばれることがあります。これは、SN74S02N Quad NORゲートパッケージ内の4つの独立したゲートを自由にスワップできることを示しています。 デバイスのピンとサブパートのスワップは、コネクションの交差の総数を減らすため、非常に役立ちます。デバイスのピンまたはサブパートのスワップを正しく行うには、どのピンをスワップするか事前に定義する必要があります。さらに、PCBデザイン内でピンまたはパートスワップを行った後、その変更を反映するよう回路図を更新し、PCBレイアウトと回路図との同期を維持する必要があります。これらの同期を怠ると、致命的なエラーを引き起こす恐れがあります。 ピンとパートスワップ ピンまたはパートスワップは、3つの一般的な手順で行われます。スワップデータの構成、ピンまたはパートスワップの実行、最後にスワップ内容で回路図を更新して同期する手順です。 (※続きはPDFをダウンロードしてください) 今すぐ Altium Designerの無償評価版をリクエストして、世界最高のPCB設計ソリューションをお試しください！ 記事を読む
回路図の電気的ルールチェック 回路図の電気的ルールチェック 1 min Blog はじめに このホワイトペーパーは、PCB設計のプロセスにおいてあまりに重要視されていない機能について解説するものであり、最初から適切な方法で設計を進めるための情報が提供されています。多くの設計者や企業はPCBのレイアウトを正しく設計することに取り組んでおり、最近では周辺の機械に関する状況をリアルタイムでチェックしています。 しかし、既に回路図にエラーが含まれる場合は、どうでしょう？通常、人による設計のレビューが行われますが、設計の複雑さが増し納期が短くなる中、ミスが入り込むことが、ますます普通になっています。プロ向けのPCB設計ツールのエレクトロニックルールチェック(ERC)機能は、回路図のミスを見つけ取り除くのに役立ちます。いくつかの基本ルール、および設計の基となる「文法」をチェックします。 ERC(電気的ルールチェック)はなぜ有効なのか この質問に答えるのは非常に簡単です。つまり、設計を対象としたチェックを行うルールを設定するだけで問題が特定され、設計の早い段階でそうした問題を修正できるようになります。そのうえ、ERCの設定と実行にはわずかな時間しかかかりません。実のところ、手動でチェックを行う時間のほんの何分の1かで完了します。そのため、再チェックではなく設計に時間を使えるようになります。 ERCの活用方法の1つは、どの要素がどのように接続を許可されるのかを定義する接続マトリクスと回路図設計の全体的な「文法」という2つの領域で、チェックを分割して実行することです(※図1を参照)。 「文法」領域では、バス、コンポーネント、ドキュメント、ハーネス、ネット、パラメーターなどの使用に関する、さまざま設定をカバーします。 回路図の「文法」 「文法」の違反の例としてはフローティングネットラベルが挙げられきます。ただし、こうした問題は必ずしも明白であるわけではありません。特にインポートされた設計ではこの傾向が顕著になります。 (※続きはPDFをダウンロードしてください) 今すぐ Altium Designerの無償評価版をリクエストして、世界最高のPCB設計ソリューションをお試しください！ 記事を読む
最新のPCBレイアウトの課題の解決方法 最新のPCBレイアウトの課題の解決方法 1 min Whitepapers PCB設計者 PCB設計者 PCB設計者 はじめに 「ママ、子供たちを小さくしちゃったよ」、「世界って小さいんだね」。ディズニーファンにはおなじみのフレーズです。しかし、これらのフレーズを使って、プリント基板(PCB)設計の継続的な小型化を同様に簡単に表現できます(図1)。以下の統計を考えてください。 過去10年間で平方インチ当たりのピン数が3倍になった一方で、基板面積は比較的一定に維持されました。 15年間で、部品1個当たりの平均ピン数が4 ～ 5分の1に減った一方で、平均部品点数が4倍になりました。 設計のピン数は3倍になり、ピン間の接続数は倍増しました。 その結果、部品と最終製品が小さくなるにつれて、PCBレイアウトはより高密度かつ複雑になりました。PCBの小型化と複雑性がともに高まることで、全ての部品を調和させ確実に動作させる責任があるPCB設計者は複数の課題に直面しています。ある調査では、エレクトロニクス企業の53%が、最も競争力のある製品を低コストでより迅速に市場に投入しようとする際にPCBの複雑性が増大することが主な課題であると回答しま した。PCBレイアウトの最も一般的な課題の一部を以下に示します。 多ピンボールグリッドアレイ(BGA)の配線 小さく不規則な形状の製品に適合するフレキシブルPCBの設計 層数を増加させることなくPCBレイアウト密度を高めること 複雑な多層PCB設計における電圧降下の回避 効果的なECAD-MCAD統合と製造業者とのよりよいコミュニケーションの確保 高密度で複雑なPCB上に十分なテストポイントを備えること これらの課題は全て、最先端の統合PCBレイアウトソフトウェアによって軽減できます。 BGAの配線の課題を解決 BGAは、多ピン超高密度のPCBと集積回路(IC)のパッケージ化のための一般的な手法です。PCB設計者がBGAを選択するのは、小型化および機能要件を満たすのに必要な柔軟性を備えていながら、コスト効率を高めることができるためです。問題は、ピン数が増えピッチが細かくなるにしたがって、「BGAブレークアウト」(BGAの配線)がさらに難しくなるということです。非効率的な配線は層数を増加させ、ひいてはコストを押し上 げ、シグナルインテグリティの問題、層間剥離、ビアのアスペクト比の問題を発生させる場合があります。(※続きはPDFをダウンロードしてください) 今すぐ 記事を読む
6層スタックアップ EMC EMC向上のための6層PCBスタックアップの設計 1 min Blog 6層のPCBは、高いネット数と小さいサイズを持つ様々なアプリケーションにとって、経済的で人気のあるスタックアップです。大きなボードは、4層のスタックアップで十分機能することがあり、信号層を犠牲にしてボードの各側間の隔離を確保できます。適切な6層スタックアップを使用すると、異なる層間のEMIを抑制し、高いネット数を持つファインピッチコンポーネントを収容できます。しかし、4層または8層のスタックアップを使用する方が理にかなっている場合もあり、この判断をするためには、ボード内のプレーン層の機能を理解することが役立ちます。 電源、グラウンド、信号プレーンはいくつ必要ですか？ この質問への答えは非常に重要であり、実際にはボードのアプリケーションに大きく依存します。限られたスペースで密度の高いボードをルーティングしているが、すべてが低速またはDCの場合、2つのプレーン層と4つの信号層で十分なことがよくあります。しかし、その場合、創造的なレイアウトとルーティングで層数を4層に減らすことがよくあります。 EMIへの感受性を大幅に減らす必要がある場合、代替のスタックアップを使用し、より多くの電源/グラウンド層と少ない信号層を選択するべきです。これがデジタルボードまたは混合信号ボードである場合、信号を平面層に対して配置し、密接に配置された電源/グラウンド平面ペアを使用することで、EMI問題を引き起こすことなくボード全体に自由にルーティングするための柔軟性を得ることができます。 シールド缶のような不格好な解決策を必要とせずに、ボードの周りにさらにグラウンドを追加することも、大きな遮蔽効果をもたらすことができます。 デジタル信号とアナログ信号を混合する場合、高周波と低周波の信号を混合する場合、またはこれらのすべての組み合わせの場合でも、6層PCBスタックアップの創造的な使用が可能です。ある時点で、より大きなボードやスタック内の層を増やす（またはその両方！）必要があるかもしれません。6層PCBスタックアップのための多くの信号/平面層の組み合わせがありますが、以下にいくつかの一般的なものを示します。 6層PCBスタックアップの例 これを念頭に置いて、いくつかの6層PCBスタックアップの例を見てみましょう： 信号+電源/グランド/2信号層/グランド/信号+電源 この6層PCBスタックアップの例は、内部層の低速トレースを外層のトレースから遮蔽する人気のあるエントリーレベルのオプションです。また、固体平面への密接な結合もあります。信号は、直交している限り、低周波数/遅い切り替え速度で、または内部層を通してルーティングできます。私は、互いおよび内層の低速/周波数トレースからそれらを遮蔽するために、高速デジタルおよび/またはアナログ信号を外層にルーティングするでしょう。以下に例を示します。 これについては、アナログとデジタルを内層で混在させないでください。ただし、ボードの異なる領域にそれらを分離できる場合を除きます。しかし、デジタルとアナログのセクション間に分離が必要なその種の状況では、内部平面を持つ4層スタックアップで何とかなるかもしれませんし、創造的なレイアウト/ルーティングを行うか、または4層で好まれるSIG+PWR/GND/GND/SIG+PWRの配置を使用できます（ ガイドラインについてはこちらを参照）。 このタイプのスタックアップでは、 レイヤー2を電源プレーンレイヤーにしないでください、また、L3+L4で平行にブロードサイド結合ペアを試みないでください。代わりに、信号レイヤー上でPWRをルーティングします。これに伴う主な問題は、電源とグラウンドプレーンレイヤー間の インタープレーン容量の欠如と、L1からL5への高インダクタンスのリターンパスです。これらのプレーンレイヤーが分離されているため、L1上の信号の予測不可能なリターンパスを補償するために、より多くのデキャップとグラウンドリターンビアが必要になります。この理由から、これらのボードは、正確なリターンパスの予測と追跡を必要としない電力またはDCシステムでのみ使用すべきでしょう。 信号/GND/PWR/GND/信号/GND この6層PCBスタックアップの例は、高速信号に多くのデカップリングを提供する必要があるが、信号用に3層分の密度が必要でない基板にとって良い非対称スタックアップです。一つの例は、高速（L1）と低速（L5）の信号の混在で、これらは互いに隔離され、密接に配置されたPWR+GNDプレーンペアが 高速電力整合性をサポートするための高いデカップリングを提供します。内部信号層は、2つのグラウンドプレーンの間に封入されるため、表面信号層から遮蔽されます。また、固体導体が効果的な遮蔽を提供するため、内部信号層がEMIの干渉を受けるのを抑制するのにも役立ちます。電源とグラウンドプレーンは、高速デジタルデバイスのための効果的なデカップリングを提供するために、おそらく密接に配置されるでしょう。 このスタックアップの主な問題点は、下層のグラウンドを切り取って部品を配置するスペースを作らない限り、上層にのみ簡単に部品を配置できることです。つまり、基本的には片面基板を構築していることになります。これは製造にとって高価な提案であり、内部信号層へのビアを配置するために多くのドリリングが必要になります。これは、4層または8層のPCBスタックアップの利点を強調しています。8層スタックアップでは、内部層に隣接する電源/グラウンドの同様の配置を作成しながら、内部ルーティングや下層の部品/ルーティングも収容できます。 信号/グラウンド/電源/信号/グラウンド/信号 記事を読む
PCIeレイアウトと配線のガイドライン PCIeレイアウトと配線のガイドライン 1 min Blog 子供の頃、コンピューターの筐体を開き、マザーボードに搭載された複雑なカードスロット、チップ、その他電子部品を見ると、製作者がどうやってこの部品すべてを正しく配置できたのか、不思議に思っていました。後にコンピューター・アーキテクチャーと周辺機器のPCB設計について学ぶと、私はPCB設計者が優れた電子機器を構築するために注いでいる労力に驚嘆しました。 最新のGPU、USB、オーディオ、およびネットワークカードはすべて同じ相互接続規格である、PCI Expressの背面で実行できます。PCIeデバイスの高速PCB設計に慣れていない場合は、PCI-SIG (Peripheral Component Interconnect Special Interest Group) から標準ドキュメントを購入しない限り、このトピックに関する情報が少し断片的になります。幸いなことに、基本仕様は実用的な設計ルールに分割できるため、適切なPCB設計ソフトウェアを使用して次のPCIeデバイスを簡単にレイアウトおよび配線できます。 他の高速設計/デザインと同様に、配線仕様に関する標準規格に盲目的に従っても、設計/デザインが意図したとおりに動作することは保証されません。プロトタイプの設計では徹底的にテストして、シグナルインテグリティーの問題が設計内に潜んでいないことを確認する必要があります。インピーダンスや配線長などの点ですべてを適切な配線仕様に合わせて設計したとしても、レイアウトの選択が不適切なために設計が失敗する可能性は依然としてあります。各世代のPCIe仕様にはテスト要件も含まれており、これは PCI-SIG Webサイトで公開されています。ここではテストには立ち入りませんが、このまま読み続けて、規格の内容と、新しい PCIe 世代に最適に準拠するようにPCIeカードを設計する方法の簡単な概要を確認してください。 配線仕様 現在、PCIeの仕様を統括する業界の作業グループであるPCI-SIGが、PCIeの5つの世代をリリースしています。 PCIe Gen 5は今年リリースされ、PCIe 記事を読む