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回路設計と回路図入力

PCB設計、回路設計、回路図入力については、ライブラリのリソースをご覧ください。配線記号や電子回路図から、次回のPCB設計プロジェクトのベストプラクティスまで、さまざまなトピックを紹介しています。

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PCB配線ワークフローの時間節約技術 PCB配線ワークフローの時間節約技術 1 min Blog 電気設計に慣れていなくても、30年以上の経験があっても、エンジニアは、PCB設計プロセスにおいてインタラクティブな配線が最も困難で面倒な作業であることに同意します。経験豊富な設計者は、多くの戦いや極限の戦争に勝てるほどの創造的なパズル解決の才能を使って、困難な作業を楽しんでいます。配線の経験がない設計者や設計の他の部分に集中したい設計者は、作業遂行に苦労することになります。しかしながら、どのような設計者も最終的には面倒な作業にうんざりしてしまいます。 最も一般的な配線の問題には、配線位置の管理、ピン/ビアアレイからの引き出し順序、配線の効率化、高速化、製造上の懸案事項などがあります。基板の配線を数時間ではなく数分でできるとしたら、どれほど多くの基板を設計できるか、想像してみてください。貴重な時間とリソースを節約しながら、より効率的に基板全体を配線できるとしたらどうでしょうか? 高性能のガイド付きPCB配線技術 Altium Designer®のActiveRouteは、短時間で高品質の配線をしながら、ユーザー制御による高度な自動化を適用できる、インタラクティブな配線方法です。ActiveRouteの目的は、配線に関する課題を軽減して面倒な作業をなくし、生産性を大幅に向上させることです。 ガイド付きのチャネル配線の画像​​​​​​​ インタラクティブな配線ツールというコンテキストにおいて、ActiveRoute独自の特徴は、複数レイヤーを同時配線ができるということです。この機能は、設計者のプランに従い、高速な処理性能を達成するための配線の効率化に重要です。 デフォルトでは、ActiveRouteのパネルでレイヤーが選択されていない場合、アクティブなレイヤーでのみ配線が行われます。パネルで複数レイヤーが選択されていると、ActiveRouteは、それらのレイヤーに対して均等に配線します。 複数レイヤーの同時配線レイヤー 1（緑）に48の配線およびレイヤー4（青）に44の配線 ActiveRouteは複数レイヤーに配線できるので、1つのレイヤーで特定の接続の配線に問題がある場合、ActiveRouteはただちに他のレイヤーの配線に移ることができます。この結果、その配線はより直線的になります。さらに、同じレイヤーで何度も配線しようとして時間を無駄にしたあげく、ミアンダが過剰にできてしまった、もしくは配線できなかったという状況を避けられます。 これからのPCB配線 従来、配線プロセスは、経験豊富な設計者でもかなりの時間と労力を要するものです。ActiveRouteは、複数レイヤーをすばやく配線して微調整のための時間を多く残しておくことでユーザーがワークフローを大幅に加速できるようにし、インタラクティブな配線のパラダイムを変えます。 ActiveRouteについてさらに詳しい情報をご希望の方は、今すぐ Altium DesignerのActiveRouteに関する無料のホワイトペーパーをダウンロードしてください。 記事を読む
接地による、ESD損傷からのPCBの保護 接地による、ESD損傷からのPCBの保護 1 min Blog Star Trek の機関室を別とすれば、私は、高校生になるまで、職業として工学を検討したことはありませんでした。とはいうものの、無意識でしたが、間違いなく工学に関心がありました。 Star Trek の機関長の名前を全て挙げられたことを考えると、その兆候は早くからありました。しかしながら、ESDブレスレットをプレゼントされてとんでもなく興奮したときに、将来が決まりました。宝石箱に1つぐらいは入っていませんか? このブレスレットは、自分の皮膚に装着する、網目状のゴムと幅広の金属片と、アース端子に接続するワニグチクリップが付いたケーブルで構成されています。当時のインターネットはダイヤルアップ接続のみでしたが、私は、自分を接地する方法を理解するため、ページの読み込みを待って何時間も費やすことを止められませんでした。ブレスレットを身に付け、友人に頼み込んでコンピューターのRAMのアップグレードをやらせてもらったり、単純にコンピューターを開けさせてもらったりしました。 接地は、金属に触れたりすり足をしないなど、簡単にできますが、ESDの影響を受けやすいものを取り扱う前に接地するのが理想的です。 静電放電 から保護するための接地の利用は、製品開発の多くの段階で必要です。RAMカードなど、静電気の影響を受けやすい製品を扱っている場合、ESDマットの使用や自分自身の接地などをお勧めします。適切に設計することで、製品に対して接地による保護を適用することもできます。効果的な接地方法をPCB設計に適用し、安全な取り扱いへの依存を減らすほうが得策です。未来の顧客や導入者が全て、静電気の影響を受けやすい製品の取り扱い時に過度に自身を接地すると仮定することは合理的ではない、とSpockなら指摘するところでしょう。 GNDプレーンの使用 ESD保護のために接地を使用する方法は多数ありますが、まず最初に挙げられるのはGNDプレーンの使用です。多層設計の採用は、必ずしも実現可能ではありませんが、ESD保護について不安がある場合、GNDプレーンは本当に役立ちます。ご存知のとおり、突然の電圧放電は電磁場を誘発します。 適切に接続されたGNDプレーン は、影響を受けやすいコンポーネントから電流を離して配線することで、電圧放電による損傷を軽減できます。 GNDプレーンを使用すると、GNDトレースへの電源供給における 回路ループの領域を減らす ことができます。回路ループの領域を減らすと、ループ領域内で誘導されるEMIの総量が減ります。同様に、流れるべきでないコンポーネントに流れる可能性のある対応電流も減ります。 GNDプレーンの保護 優れたGNDプレーンがどれだけ機能できるとしても、ESDパルスが直接GNDプレーンに放電すると、GNDプレーンは影響を受けやすいコンポーネントへの直接経路となる可能性もあります。このような損傷を回避するため、必ず、影響を受けやすいコンポーネントの電源とGNDの間にTVS回路を使用して、誘導された電流を迂回させます。正しく実装された場合、コンポーネントに発生する電圧差は、TVSの制限電圧に留まります。 また、影響を受けやすいコンポーネントの電源とGNDの間に高周波の 記事を読む
フェライトビーズの機能と適切な選択方法 フェライトビーズの機能と適切な選択方法 1 min Thought Leadership PCB設計者 電気技術者 PCB設計者 PCB設計者 電気技術者 電気技術者 ときどき、電磁波が目に見えたらいいと思います。もし見えたら、EMIをはるかに簡単に検知できるでしょう。複雑な設定やシグナルアナライザーをむやみにいじり回す代わりに、私なら一体何が問題なのかを見極めます。EMIを見ることはできませんが、場合によってはオーディオ回路を通じて音を聞くことはできます。この種の干渉に対して可能な解決方法の1つがフェライトビーズです。困ったことに、フェライトビーズにはちょっと不可解なところがあります。フェライトビーズを適切に使用するためには、その電磁特性と使用中にそれがどのように変化するかを理解する必要があります。フェライトビーズの原理を理解したら、自分の基板に適したものを注意深く選択する必要があります。適切なフェライトビーズを選択しないと、最終的には手に余る問題が生じる可能性があります。 フェライトビーズの原理 フェライトビーズは、高周波信号を減衰するために使用されます。このように説明すると、コイルと同じだとお考えになるかもしれませんが、フェライトビーズはコイルよりやや複雑です。簡素化したフェライトビーズの回路モデルは、その周波数特性を理解するのに役立ちます。ただし、その特性は、電流と温度の関数として変化します。 フェライトビーズは、直列抵抗体の後にコイル、コンデンサー、抵抗器を全て並列したコンポーネントとして モデル化できます 。直列抵抗体は、DC電流に対する抵抗です。コイルは、高周波信号を減衰する主要コンポーネントです。並列された方の抵抗器は、AC電流の損失を示します。コンデンサーは、寄生容量を示します。フェライトビーズの インピーダンス対周波数の曲線 では、大部分が抵抗であるインピーダンスが、狭い帯域でのみ極端に高くなります。ここでは、フェライトビーズのインダクタンスが優位です。この帯域より上では、寄生容量が引き継ぎ、高周波インピーダンスはすぐに低くなります。 フェライトビーズには、通常、特定のDC電流に対する定格電流があります。アンペア数が指定された電流値より大きいとコンポーネントが損傷する可能性があります。問題は、この制限が熱により大きく影響を受けるということです。温度が高くなると、 定格電流がただちに下がります 。定格電流は、フェライトビーズのインピーダンスにも影響します。DC電流が大きくなると、フェライトビーズは「電磁飽和」してインダクタンスを損失します。電流が比較的大きい場合は、飽和により、 インピーダンスを最大90%減らす ことができます 負荷電流はフェライトのインピーダンスを変える可能性があります。 適切なビーズの選択方法 ここまでで、フェライトビーズの原理を理解できたことと思いますので、次に、自分の回路に適したビーズを選択します。これはそれほど難しくはありません。ビーズの仕様に注意するだけです。 多くの設計者は、フェライトビーズが「高周波を減衰する」ことを知っています。ただし、フェライトビーズは、特定範囲の周波数成分を除去できるのみで、広帯域のローパスフィルターのようには機能しません。不要な周波数成分が抵抗帯域内にあるフェライトビーズを選択する必要があります。不要な周波数成分が抵抗帯域よりやや低い/高いものを選択すると、期待する効果が得られません。 ビーズの製造業者が、ビーズのインピーダンスに対する負荷電流曲線を提供可能かどうかも確認してください。負荷電流が非常に大きい場合は、電磁飽和してインピーダンスを損失することなく電流を処理できるビーズを選択する必要があります。 注意事項 フェライトビーズは、高周波では基本的に抵抗負荷ですので、回路で若干の問題を起こす可能性があります。ビーズを配置する場合は、電圧降下と放熱を考慮する必要があります。 記事を読む
エレクトロニックルールチェックで回路図のミスを取り除く エレクトロニックルールチェックで回路図のミスを取り除く 1 min Blog 多くの設計者や企業は、PCBの適切なレイアウトを作成するのに大いに努力しており、最近では周辺の機械的条件をリアルタイムでチェックしています。しかし、既に回路図にエラーが含まれる場合は、どうでしょう? 通常、人による設計のレビューが行われますが、設計の複雑さが増し納期が短くなる中、ミスが入り込むことが、ますます普通になっています。回路図のエラーがワークフローを妨げないために、何かできるでしょう? エレクトロニックルールを使用して設計の問題を早期に見つけ修正 プロフェッショナルPCB設計ソフトウェアのエレクトロニックルールチェック（ERC）機能は,回路図のミスを見つけ取り除くのに役立ちます。いくつかの基本ルール、および設計の基となる「文法」をチェックします。自身の設計に固有のチェックを実行するようルールを設定することによって、ERCが問題を見つけ、設計の初期にそれらを修正できます。また、ERCチェックの設定と実行に、時間はほとんどかかりません…実際、手動で設計をチェックするのにかかる時間の数分の1です。このため、作業の再チェックではなく設計に、時間を費やすことができます。 このチェックの設定を2つの全般的な領域に分割するのが、ERCを使用する方法の1つです。下に示すように、回路設計の「文法」全般と、どの要素をどの方法で接続できるかを定義する接続マトリクスに分割します。 ERCは「文法」チェックと全ての接続の有効性チェックとに分かれます。 「文法」領域では、バス、コンポーネント、ドキュメント、ハーネス、ネット、パラメーターなどの使用に関する、さまざま設定をカバーします。 Altium Designerは、このような、設定可能な幅広いチェックルーチンとの連携をサポートします。チェックルーチンを使用して、作成後の回路図をチェックしたり、製造データを作成するときにオンラインERCやバッチチェックを行ったりできます。 Altium DesignerのERC機能を使って、回路図のミスを手動でチェックするのに使う時間を大幅に短縮する方法をお確かめください。詳細については、今すぐ無料のホワイトペーパー 回路図のエレクトロニックルールチェック）をダウンロードしてください。 記事を読む
スルーホール技術を使用する理由 スルーホール技術を使用する理由 1 min Blog 技術に関しては、特に電子設計では、常に前に目を向け、振り返ることはありません。しかし、時には、古い技術が死なず、それを排除できない場合もあるようです。 ただし、必ず理由があります。より大きな利点がある新しいものを選択できるのに、なぜ品質の劣るものを使うのか ? その仮説に異議を唱えたいのです。 このブログでは、表面実装技術（ SMT）が最適だと思われるのに、プリント回路基板（PCB）でスルーホール実装（THM）を使用するのはなぜか? 、という問いに答えます。 はじめに、 PCB設計プロセスに関連するので、スルーホール実装技術と表面実装技術の概要を簡単に説明しましょう。 スルーホールコンポーネント スルーホールコンポーネントには、ラジアルとアキシャルの2タイプのリードがあります。アキシャルのスルーホールコンポーネントは、コンポーネントの対称軸に沿って延びており、ラジアルのコンポーネントは、基板上の同じ面から平行に突き出ています。 スルーホールコンポーネントの側面図 PCB上のスルーホールコンポーネント 表面実装技術のコンポーネント 最近のPCB設計では、次のようになっています。表面実装技術（SMT）は、今日最もよく使用されているパッケージ技術です。これらのタイプのコンポーネントのリードは、非常に小さいか、またはありません。というのも、設計プロセスの間にPCBの表面に直接ハンダ付けされるのが、その主な目的になっているからです。 表面実装デバイス スルーホール技術と表面実装技術の長所と短所 スルーホール技術の長所と短所 長所 短所 記事を読む
Customer Success Stories Luxonis With engineers spread across three continents, Altium 365 has been crucial in helping Luxonis reduce version control errors while speeding up time to market.
回路図設計プロセスで最も一般的なエラーを避ける方法 回路図設計プロセスで最も一般的なエラーを避ける方法 1 min Thought Leadership PCB設計者が回路図設計プロセスで犯すことができるエラーは100以上あります。現在の設計基準レビュープロセスでそれらをすべてキャッチしていますか？最も一般的なPCB設計のミスをより良くキャッチする方法について、読み進めてください。 10年の違い 回路図のレビュープロセスは10年前はもっとシンプルで、エラーをチェックするための回路図レビュープロセスは、そんなに多くの人時を要するようには思えませんでした。10年以上経った今、私たちの設計はこれまで以上に複雑になりました。そして、複数の高ピン数デバイスや大きなオンボードおよびオフボードコネクタを含む複雑な回路を設計する際には、製造プロセスにエラーが逃げ込むリスクが大きくなります。 そして、私たち全員が知っているその結果が、再設計です。 最近、私はAltium Designerと座談会を行い、Valydateで取り組んでいる新技術、スキーマティック・インテグリティ分析チェックについて話し合いました。過去数年間で、私たちはスキーマティック設計プロセスでエンジニアが犯すすべてのエラーから大きな利益を得てきました。 これは私たちにとっても、設計者にとっても素晴らしいことです。なぜなら、スキーマティック設計プロセスにどれだけ多くの潜在的なエラーが存在し、それらのうち実際に手動の人間によるレビューで特定されているものがどれほど少ないかについて、ついに明確な理解を得ることができたからです。 小さく始める Valydateには興味深い歴史があります。私たちはスキーマティック・インテグリティ分析のためのEDAツールをリリースする意図で始めましたが、その時点ではその種の投資を行うには十分な規模ではありませんでした。解決策は？より小さな投資から始め、サービスベースの提供を通じて技術を開発し、実際のクライアントプロジェクトの評価を通じて私たちの技術を披露することです。 うまくいきましたか？ええ、大成功です。クライアントプロジェクトからの報告書が次々と寄せられ、設計者がスキーマティックレビュープロセスで繰り返し犯していた類似のエラーが明らかになりました。その中には、あなた自身が犯しているかもしれないものもあるかもしれません。 設計上の欠陥で足場を固める Valydateは、2011年から2012年にかけて数百の回路図に対して回路図検証レポートを作成しました。私たちは、発見した内容を2つのカテゴリーに分けました： 重大なエラー 。これには、訂正されなければ設計を大きく損なう可能性が高い回路図のエラーが含まれます。 欠陥 。重大なエラーほどではありませんが、訂正されない欠陥もデバイスの機能喪失を引き起こす可能性がありました。 重大な設計エラー 私たちは、回路図レビューチェックで見つかった重大で設計を破壊するエラーの種類に驚きました 。 全体の重大な設計エラーの21%が電源の欠如に関連しており、18%のエラーがネット上に複数の出力があることに関連していました。これらのミスを設計プロセスでしたことはありますか？ 記事を読む