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高速PCB設計

高速PCB設計では、高速エッジの信号が使用されます。この信号では、デバイスの状態が非常に速く切り替わり、信号がコンポーネント間を移動し終わる前に移行が完了します。高速PCB設計における相互接続には、正確なインピーダンス整合が必要であり、相互接続に伴って起こりうる損失、歪み、EMI、クロストークを考慮した配線が必要です。伝送線路の設計、レイアウト、ルーティングを適切に行うことで、これらの問題を最小限に抑えることができます。プリント基板における高速基板レイアウトや伝送線路設計を成功させるためのリソースを、ライブラリでご覧ください。

高速設計とは何か 高速設計入門（ウェビナー） 高速PCB設計の主なポイント Advanced PCB Design Techniques 高速回路基板レイアウト 伝送線路と終端 高速PCB設計 Altium Designerを使用したPCBレイアウトと高速設計
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1:06 HDI 設計の対応 1 min Videos 記事を読む
高速・高周波PCBにおける終端方法 高速・高周波PCBにおける終端方法 1 min Blog PCB設計者 PCB設計者 PCB設計者 高速デジタルシステムを扱う際には、終端の話題が必ず出てきます。ほとんどのデジタルシステムには、少なくとも1つの標準化された高速インターフェースがあり、または高速なエッジレート信号を生成する高速GPIOが存在する可能性があります。高度なシステムには、通常、半導体ダイ上に適用される終端を持つ多くの標準化されたインターフェースがあります。実際に終端が必要かどうかを判断した場合、どの方法を使用すべきでしょうか？ 実際には、多くのデジタルシステムではデジタル通信のための標準化されたバスを多くのコンポーネントが実装しているため、離散終端器の適用は非常に一般的ではありません。しかし、高速I/Oを持つ高度なコンポーネントを扱っている場合、離散コンポーネントで手動で終端を適用する必要があるかもしれません。このような状況が発生するもう一つの例は、特定のプロセッサーや FPGAで時々使用される特殊なロジックです。最後に、RF終端の問題がありますが、これはデジタルシステムの終端とは非常に異なります。 終端の適用時期と方法 上述のように、離散コンポーネントで手動で終端を適用する必要があるケースは限られています。 あなたのインターフェースにはインピーダンス仕様がありません データシートには、手動での終端が必要であると記載されています インターフェース仕様では、特定の終端（例： DDR、 イーサネットのボブ・スミス終端）が要求されます RFとデジタルのインピーダンスマッチングはやや異なります。全体的な目標は同じです：伝送線に送信された信号は、伝播中に最小限の損失を経験し、受信コンポーネントによって正しい電圧/電力レベルで登録されるべきです。以下の表は、デジタルとRFで使用される終端方法を比較しています： デジタルチャネル RFチャネル 終端帯域幅 広帯域終端回路が必要 狭帯域終端回路が必要 電力損失 特定の場合にはある程度の電力損失が許容される 通過帯域での電力損失はないことが望ましい 適用範囲 記事を読む
長さの許容差マッチングと違反を避けるためのPCBレイアウトの考慮事項 PCBレイアウトの考慮事項：差動ペアの長さマッチング許容誤差と違反の回避 1 min Blog 娘の髪の毛をとかすことは、PCBトレースの絡みを解くことを思い出させます。すべてのものを層に設定し、クロスオーバーは避ける必要があります。9歳の娘の髪の毛をとかすのに、PCBトレースのルーティングほど時間はかかりませんが、正しく行わないと同じくらい痛みを伴います。理想的には、あなたの娘の髪が電子機器のショートサーキットや小さな火花を引き起こすことはありません。 レイアウトでのトレースのルーティングは、おそらく最も重要で時間がかかる設計活動です。高速設計では、トレースの長さは非常に正確であり、特定の許容範囲内に収まる必要があります。特性インピーダンス、信号の整合性、レイヤースタックアップ、トレース幅を追跡することは、手間がかかり、時間がかかり、どのツールでも自動的に達成するのが非常に難しいです。 最高のPCB設計ソフトウェアを使用することで、最も厳しいルーティングのボトルネックを克服し、生産性を最大化することができます。最高の自動ルーティングおよび長さ許容範囲ツールを使用するだけでなく、業界が要求するシミュレーションツールにアクセスする必要があります。このようにして、あなたのデザインがどのようなインピーダンスも乗り越え、可能な限り最高の回路基板デザインを提供できるように信頼できます。 高速ルーティングと長さ許容範囲マッチング 高速信号は他の信号と相互作用する可能性が最も高く、その逆もまた然りです。ほとんどのエンジニアは、規定のルーティングルールに従うことができるように、これらの信号を最初にレイアウトします。最も重要な高速ルーティングルールの中には、長さ許容誤差のマッチング、別名長さチューニングがあります。 単終端および差動ペアルーティングは、異なるコンポーネントを一つの動作するシステムに接続する、その重要なタスクです。 高速デジタルシステムでは、複数のトレースのルーティングは非常に正確でなければなりません。デジタルデータが複数の入力を持つコンポーネント、例えばロジックゲートICを通して送信される場合、すべての入力に信号が同時に到着する必要があります。電子デバイスのデータ転送速度が上がるにつれて、複数のトレース間の許容される不一致の量は次第に小さくなります。トレースの長さは、デバイスでデータエラーを作り出さないように、正確に一致させる必要があります。 差動ペアでの長さ許容誤差のマッチングも、信号が同期されることを保証するために必須です。ネット内のコンポーネント間の接続が一致していない場合、ソフトウェアはレイアウト上に直接インジケーターで通知するべきです。すべてのソフトウェアが長さの不一致を修正することを容易にしているわけではありません。異なるプログラムには、トレースの長さを調整し、トレースの長さを調整することがドラッグアンドドロップコマンドと同じくらい簡単であるべきです。 すべてのネットが同じように作られているわけではありません。PCB設計ソフトウェアは、自動ルーティングとルールチェックのバランスを取りつつ、デバイスアプリケーションの要件に応じて設計をカスタマイズする自由を提供するべきです。複数の差動ペアや単線トレースをネットにグループ化する場合、各ネットに長さマッチング制約を簡単に定義できるPCBルールと制約エディタが必要です。 Altiumでの差動ペアルーティング 問題の原因を理解する レイアウトエディターで直接ルーティングを開始すると、トレースは事前定義された設計ルールを使用して配置されます。ルーティングに関する問題のいくつかは、特に粗悪な設計パッケージでの矛盾するルール設定によって生じます。貧弱な設計ソフトウェアは、実際にはボード全体にわたってトレースを誤って自動ルーティングし、最も極端なケースを除いて、このことが起こったことに気づかないかもしれません。これは特に差動ペアに当てはまります。 不適切な設計ソフトウェアは、トレースや差動ペアを誤ってルーティングするだけでなく、ルーティング機能を追加購入しない限り提供されません。これにより、手動でルーティングし、長さの許容範囲を目視で確認し、 ミアンダを手動で挿入するしかなくなります。合理的な時間内に少数のトレースをルーティングしたい場合は、これらの基本的な機能を購入する必要があります。それに、新たに発症した手根管症候群のための手首サポーターも必要になるでしょう。 ネット内のルーティングの不一致を修正するプロセスに実際に取り組む際には、隣接する単線トレース間および差動ペア内の各トレース間の不一致を示す明確な指標が必要になります。これは、トレースにミアンダをドラッグすると調整される視覚的指標をレイアウトビューに配置するほど簡単であるべきです。許容範囲の指標が3つのダイアログの奥深くに埋もれている理由はありません。 統合設計環境におけるルーティング許容範囲 差動ペアのルーティング、長さのトレース、ネットの定義、層間ルーティングは、通常、PCB設計の最も時間がかかる部分であるため、設計ソフトウェアには、信号ネットの長さ許容値を満たしながら、プロセス全体をスピードアップするインタラクティブ機能が含まれているべきです。これらのツールはソフトウェアパッケージに組み込まれているべきであり、この重要な機能がアドオンとしてのみ利用可能である理由はありません。 ソフトウェアがネット内の長さの不一致を通知することは一つのことですが、この不一致を修正することは別のことです。トレース長の不一致を修正するには、ネット内の短いトレースにミアンダーを配置して、最長のトレースの長さに合わせる必要があります。長さマッチング設定とミアンダーのジオメトリは、レイアウトから直接簡単にアクセスできるべきです。長さ調整のためのマイターを追加することは、不一致のトレースをマウスでドラッグするほど簡単であるべきです。 すべての接続をルーティングし、不一致のトレースをクリーンアップしたら、統合設計環境は、レイアウトを業界標準のシミュレーションおよび分析パッケージに統合します。誰もが、設計パッケージからシミュレーションプログラムにエクスポートする必要はありません。統合環境で作業することで、これらのツールにアクセスし、単一のプログラム内ですべての製造業者向けデリバラブルを生成できます。 Altium 記事を読む
伝搬遅延を減らす：ロジックゲートと回路基板をタイムリーに保つ ロジックゲートの伝搬遅延を最小限に抑える：パルス列を同期させる 1 min Thought Leadership アナログ時計を使用している場合、夏時間は個人的な生活や職業生活に大きな混乱をもたらすことがあります。起きたときにスケジュールが1時間狂っていることに気づかないこともあります。誰もが夏時間の犠牲になったことを認めたくないものですが、これが起こると、スケジュールを再同期させなければなりません。 時計と電子部品を同期させることは、高速PCB設計において重要です。バストレースルーティング、高性能DDRメモリ、一般的な高速回路などのアプリケーションでは、信号とクロックパルスの正確なタイミングが必要です。xorゲートやNANDゲートなどのロジックゲートの伝搬遅延は、データを破損させ、重要なコンポーネントをシステムクロックと同期させることができなくなります。さらに、セットアップ時間とホールド時間は、クロックと信号のトレースを正確にルーティングすることを要求します。ゲート遅延などで供給電圧が停止すると、任意の集積回路が問題を経験する可能性があります。しかし、デジタル電子機器における伝搬遅延とは何でしょうか？ セットアップ時間とホールド時間 ロジックゲートにおける伝搬遅延は、通常、ロジックゲートの立ち上がり時間または立ち下がり時間を指します。これは、入力状態の変化に基づいてロジックゲートが出力状態を変更するまでの時間です。これは、ロジックゲートに固有のキャパシタンスによって発生します。過去には、クロックやデータ伝送速度が遅かったため、伝搬遅延はデジタル回路において主要な問題を引き起こすことは通常ありませんでした。なぜなら、立ち上がり時間や立ち下がり時間が比較的速かったからです。 しかし、現在の状況はそれほど便利ではありません。 高速回路では、クロック周波数がデジタル電子機器の伝搬遅延と同等になることがあります。その結果、システム内を移動するデータがクロックと同期していない可能性があります。例えば、ロジックゲートの伝搬遅延によって、デバイスに深刻な影響を及ぼすことがあります。この不一致のために、コンポーネントが設計通りに動作しないことがあります。ロジックゲートの伝搬遅延、または回路内の他の任意のタイプの伝搬遅延は、データ集約型アプリケーションでデータ破損を引き起こすこともあります。 例として、次のクロックパルスでトグルするように設定された立ち上がりエッジフリップフロップを考えてみましょう。クロックパルスの立ち上がりエッジが到着すると、出力状態はトグルし始めます。しかし、出力状態は即座に切り替わりません。代わりに、出力状態が0から1へ、またはその逆へ上昇するのには時間がかかります。これは、フリップフロップの下流にある出力パルスとクロックパルスが同期していない可能性があることを意味します。 伝搬遅延はオシロスコープで測定できます 伝搬遅延の補償 明らかに、デジタルシステムでクロック信号を速めることはできませんし、PCBの異なる部分でクロックパルスを選択的に速めることもできません。しかし、トレースの長さを調整することで、デバイス内の異なる信号の到着を遅らせることができます。小さな延長を加えることで、パルスをわずかに遅らせ、信号を再び同期させることができます。クロックトレースをわずかに遅らせることで、ICが適切な状態に落ち着く時間を与え、それでも同期を保つことができます。 適切な補償には、PCB内の異なるコンポーネント間の クロックスキューを計算することも必要です。ほとんどの場合、PCBはグローバルクロックによって動作し、それが直接異なるコンポーネントに供給されます。トレースが異なるコンポーネントに分岐する方法によって、クロックスキューが蓄積され、クロックと信号パルスを同期させるためにより大きなセットアップ時間とホールド時間が必要になることがあります。 信号が次のクロックパルス前に完全レベルに達するのに十分な時間を与える方法の一つは、PCBの特定のポイントでクロックトレースを迂回させることです。蛇行迂回はクロックパルスにちょうど良い遅延を与えることができます。差動トレースは一緒に迂回させ、密接な結合を維持する必要があります。 デバイスに必要なトレースを提供する では、どのトレースを迂回させるべきか、どうやって選ぶのでしょうか？補償は各ネットのトレースに適用されるべきです。まず、ネット内で最も長い信号トレースの長さを探し、残りのトレースがすべてのトレースを通じて信号が同期されるように迂回させます。最後に、このネットのコンポーネントに接続するクロックトレースの長さを調整します。ICが完全電圧に達するのに十分な時間だけクロックパルスを遅延させます。 ライン遅延と立ち上がり/立ち下がり時間 デジタル電子回路において、線路遅延と伝搬遅延は時々、同じ意味で使われることがあります。線路遅延は伝搬遅延と重要な関係があり、特定の条件下では信号伝送の問題を引き起こすことがあります。具体的には、出力信号の立ち上がり時間または立ち下がり時間を出力トレース上の線路遅延と比較する必要があります。トレースの長さが長い場合、出力信号は移動するパルスとして動き、インピーダンスの不一致で反射されることがあります。 特定の条件下では、信号トレースを伝送線として扱う必要があります。業界の経験則の一つに、PCBトレースの片道線路遅延が信号の立ち上がり/立ち下がり時間（どちらのエッジが速いか）の半分以上に等しいかそれ以上の場合、ロジックICからの出力信号トレースを終端することがあります。 これは、回路の信号トレースが十分に短い限り、インピーダンスの不一致があっても問題ないことを意味します。トレースが短い場合、信号はその完全な電圧レベルまで上昇し、出力電圧はトレース全体に適用されます。移動するパルスではなく、信号は二点間の一時的な定電圧として存在し、信号の反射はありません。 優れたPCBレイアウトソフトウェアである 記事を読む
PCBのグランドバウンスとシグナルインテグリティーのグランドバウンス シグナルインテグリティーの問題を最小限に抑えるグランドバウンス低減方法 1 min Blog 電気技術者 電気技術者 電気技術者 学生時代にバスケットボールチームで活躍した父とは異なり、私は入団テスト中、ボールをほとんどバウンドできませんでした。言うまでもなく、私はスポーツを始める前にやめてしまいました。NBAプロになるという夢は打ち砕かれましたが、その後、格闘技への情熱を見出しました。私はバスケットボールをうまく扱うことはできませんでしたが、少なくとも格闘技では足の甲で相手を跳ね返して（バウンスして）対抗することができました。 バスケットボールをバウンドできなくても大きな問題にはなりませんが、電子機器のグランドバウンスを理解していないと、回路にとって大きな問題になりかねません。信頼できるPCBレイアウトエンジニアとして優れた能力を発揮するには、回路およびシグナルインテグリティーへのグランドバウンスの影響に関する知識が必要です。グランドバウンス低減技術を考慮すれば、設計全体でPCBのシグナルインテグリティーのグランドバウンスを最小限に抑えることができます。 グランドバウンスとは グランドバウンスを理解するには、集積回路（IC）の中核を形成するスリープトランジスタとGNDピンの基本を詳しく理解する必要があります。下図は、マイクロコントローラーやランダムアクセスメモリ（RAM）などのICの典型的なI/Oを形成するCMOSバッファ回路を示しています。 PCB内のグランドバウンスノイズは測定が難しい問題であり、これがパワーゲーティングとシグナルインテグリティーに与える影響は、PCBのトレースインピーダンスとPDNインピーダンスに関連しています。ほとんどの高速設計では、ドライバー回路の出力ピンは通常、ある程度の入力容量を持つ負荷に接続されます。出力ピンが論理回路「1」にアサートされると、負荷の寄生容量はVCCまで完全に充電されます。出力バッファ回路がオフになって論理「0」になると、容量性負荷が放電して、ドライバーに突入電流が戻ります。この急速な電流はドライバーのグランドピンを流れます。 理想的な状況では、ICパッケージと基板の接地は同じ電圧に保たれます。ただし、現実の設計では、ボンドワイヤ、リードフレーム、PDNの寄生インダクタンスにより、ダイグランドと基板グランドの間にある程度の寄生インダクタンスが存在します。これらの素子からのパッケージの総インダクタンスは、上記の回路図に示すように、一連の直列コイルとしてモデル化できます。 電流がボンドワイヤ/リードフレーム/PDN上の インダクタンスを駆け抜けると、ダイグランドと基板グランドの間に逆起電力が蓄積します。これにより、ダイグランドと基板グランドの電圧レベルが瞬間的に異なる現象が生じ、グランドバウンスノイズが発生します。この蓄積は、これらの要素のDC抵抗とICパッケージ/ダイの寄生によって減衰されます。寄生とトレースのこの配置が、定義されたインピーダンスと共振周波数を持つ等価RLC回路を形成しているということを理解すると、これが信号の動作にどのように影響するかを正確に理解できます。 PCBのグランドバウンスが回路と信号に与える影響 PCB内のグランドバウンスが最小限であれば、ダイグランドや信号の動作に混乱を引き起こすことはありません。グランドバウンスは引き続き発生しますが、気付かれないほど小さいかもしれません。ただし、グランドバウンスによって生成される逆起電力が大きい場合、特に複数の出力が同時に切り替えられる場合、デバイスのグランドレベルは、ICの他のピングループに影響しうるレベルにまで上昇します。 駆動コンポーネントを容量性負荷に接続するトレースを見ると、トレースのインダクタンスと静電容量も、グランドバウンスによる信号への影響に影響を与えます。すべてのトレースには、寄生容量とインダクタンスにより、ある程度のインピーダンスがあることに留意してください。実際のトレースにはこれらの寄生があるため、トレース、ドライバーのGNDピンのインダクタンス、および負荷容量によって形成される集中RLCネットワークにこれらを含める必要があります。 ダイ上のレベルシフト たとえば、グランドバウンスが発生するマイクロコントローラーでは、パワーレールと接地間で測定された電圧が、グランドバウンスがない場合よりも1.5V高くなるようにグランド電位がシフトする場合があります。つまり、パワーレールとダイグランドの電位差は、パワーレールと基板グランド間で測定された電位よりも1.5V高くなります。別の言い方をすれば、ダイグランドとPCBのGNDプレーンの間には瞬間的な1.5Vの電位があります（つまり、ドライバーのGNDピンの両端で測定）。 この例では、マイクロコントローラーに接続された3.3Vで動作する論理ICは、デバイスの接地の電位レベルがシフトしたために1.5Vの論理「低」信号を受信しているため、論理「0」信号を「1」と解釈する場合があります。この例を続けて説明すると、入力電圧レベルはダイグランドを基準にして見られるため、グランドバウンスが発生しているデバイスは他のコンポーネントからの入力を誤って読み取る可能性もあります。たとえば、論理「高」 信号が「低」と誤って解釈されるのは、ダイグランドの上昇により、入力ピンの電圧が3.3Vではなく1.8Vになるためです。これは、最小論理高電圧の2.31Vを下回ります。 グランドバウンスの影響は、すべての出力が同時に低になると最悪になります（上の画像を参照）。このとき、ダイグランドの電圧差が大幅に増加します。さらに、このレベルシフトはRLCネットワークで急な立ち上がり信号のように機能し、特定の条件下では減衰不足の過渡発振を示す可能性があります。 レベルシフト時の発振 ダイグランドのレベルシフトは永久に持続するわけではなく、ダイグランドとPCBグランドの電位差は最終的にゼロに戻ります。トレースと負荷から寄生容量が生じるため、このレベルシフトは、RLC回路で見られるのと同じように減衰発振を示す可能性があります。これらの発振は、電流ループ内の総抵抗に応じてさまざまなレベルの減衰を示すことがあります。ダイグランドに発振があると、この発振が出力信号に重畳され、過渡リンギング現象が発生します。下の画像は、グランドバウンスによるこのような減衰不足の過渡発振を示しています。 不完全な状況では、ドライバーの出力インピーダンスはゼロで、負荷入力インピーダンスは無限大で、トレースに発生する過渡現象の減衰はゼロになります。実際の状況では、ドライバーを通る直流伝導と、LOW状態とHIGH状態でのインピーダンスにより、減衰はゼロ以外になります。減衰（ R/2 記事を読む
高速設計技術：ルーティング長さのマッチングのためのトレースチューニング 高速設計技術：ルーティング長さのマッチングのためのトレースチューニング 1 min Thought Leadership 初めて誰かが「チューニング」という言葉を使って高速設計技術について話しているのを聞いた時、中学時代のバンドの記憶が蘇りました。当時の「チューニング」とは、経験が乏しく、古くて疲れた楽器を使う子供たちを何とかまとまりのあるものにしようとすることでした。予想通り、最初のチューニングの試みはあまり成功しませんでした。しかし、信号の整合性、グラウンドプレーン、高周波について学ぶことで、私たちは一緒に調和を保つことができるようになり、本物のバンドのように聞こえ始めました。 バンドがチューニングするのは、各楽器がバンド内の他の楽器と同期するためです。全員がコンサートBフラットを演奏するとき、それはすべて同じ音に聞こえるべきです。一方、バンドがチューニングを外すと、異なる楽器が互いに対立する音を聞くのは実際に耳が痛いことがあります。 バンドのように、高速回路基板も「チューニング」が必要です。意図した機能を果たすために、特定の長さに「チューニング」された高速ネットが必要です。PCB上でのトレースチューニングが何であるか、そしてそれを最適に実行するためのいくつかのアイデアについて見ていきましょう。 トレースチューニングとは何ですか？ PCBブレッドボードのトレースチューニングとは、特定の全体のトレース長を達成するために、下の写真に示されているような蛇行トレースルーティングマップパターンを作成することです。このトレース長は、信号が同時に目的地に到着するように、他のトレースの長さと一致させる必要があります。 トレース長の一致は、信号を同期させるために、データおよびクロックルーティングで重要です。 トレースの長さを一致させるためにチューニングを始めた当初、それは何よりも推測ゲームでした。私たちは一致させる必要がある一般的な長さしか持っておらず、画面上のトレースを視覚的に比較して近いかどうかを確認することさえありました。現在では、トレース長レポートジェネレーターやルーティング中にリアルタイムでトレース長を報告する機能を使用して、正確なトレース長を見つけることができます。また、トレース長のルール制約や自動チューニング機能を使用して支援することもできます。 PCB設計におけるトレース長一致のためのトレースチューニングの異なるタイプ 上の写真では、セルペンタイン・トレース・チューニングの例を見ることができます。このチューニングは、アコーディオンパターンでタイトに、またはトロンボーンパターンで長く伸ばして行うことができます。高速PCBレイアウトの専門家は、 大きなトロンボーンパターンでエリアを埋め尽くし、後でチューニングするためのスペースを残すようにルーティングすることを推奨しています。準備ができたら、トロンボーンルーティングをよりタイトなアコーディオンパターンで微調整し、必要な正確なトレース長を得ます。また、アコーディオンパターンの波に45度の角を使用し、波をトレース幅の最小3倍の距離で配置するべきです。 個々のネットを他のネットにチューニングするのと同じように、差動ペアの2つのネットの長さも合わせるべきです。ペアをできるだけ一緒にルーティングし、長さが合わない端にトレース長の波を入れます。インピーダンスの長さをマッチングする際には、ビアや穴などの障害物の周りで2つのトレースを一緒にルーティングすることが重要です。これらの障害物の周りをルーティングする際にペアを分割しないでください。差動ペアは、他の差動ペアとも長さを合わせる必要があります。 トレースチューニング機能はあなたを助けます プリント基板設計ツールには、ルーティングやトレースチューニングに役立つ多くの 機能があります。まず、高速ルーティング制約でトレース長のルールを設定できます。これらのルールにより、ルーティングが正しい長さで作成され、他のネットと適切にマッチすることが保証されます。また、手動で波を作成する必要がないように、正しい長さにチューニングパターンを自動的にルーティングするプロセスも使用できます。これらのユーティリティは、トレース幅やアコーディオン波形パターンの高さと間隔を制御するために必要なコントロールを提供します。最後に、差動ペアルーターを使用して、ペア内の2つのトレースの長さを合わせることもできます。 PCB設計ソフトウェア、例えば Altium Designer®には、ルーティングとトレースチューニングのための 高速設計機能が組み込まれています。これにより、プリント基板の高速トレースを実際の長さを推測することなく正しい長さにルーティングすることができます。このようなサポートがあれば、より少ない時間とより大きな信頼を持って、高速対応の設計を作成できます。 Altium Designerがあなたのハイスピード設計のニーズにどのように役立つか、もっと知りたいですか？ 記事を読む
高速PCB設計入門: クロストークの除去方法 高速PCB設計入門: クロストークの除去方法 1 min Blog 最近、結婚披露宴で、同じテーブルに座っている男性と話をしようとしました。残念なことに、私たちの間に座っていた女性が、私の反対側に座っている人と会話を続けていました。披露宴の騒音を背景に会話することは、何より難しいことでした。私たちの間でもう1つ話し合いが行われていたために、会話が成り立ちませんでした。私たちは、クロストークしていたのです！ 会話中のクロストークはとても迷惑なものですが、PCBレイアウト上のクロストークは、悲惨な結果を招く可能性があります。クロストークが修正されない場合、完成した回路基板が まったく動作しないか、あるいは断続的な問題に悩まされる可能性があります。クロストークとは何か、また、それを防ぐためにできることは何かを見てみましょう。 高速PCB設計におけるクロストークとは? クロストークは、 PCB上にあるトレース間の意図しない電磁結合 です。この結合によって、物理的に互いに接触していない場合でも、一方のトレースの信号パルスがもう一方のトレースの信号を圧倒してしまう可能性があります。これは、並列トレース間の間隔が狭い場合に、発生する可能性があります。トレースが製造目的での最小間隔を維持していたとしても、電磁目的では十分ではない場合があるのです。 互いに並行に走っている2つのトレースを考えてみてください。一方のトレースの信号の振幅がもう一方のトレースよりも大きい場合、片方のトレースに積極的に影響を与えてしまう可能性があります。そして「被害者」トレースの信号は、それ自体の信号を伝導する代わりに、攻撃者トレースの特徴を模倣し始めます。これにより、クロストークが発生します。 クロストークは通常、同じ層の上で隣り合って走る2つの並列トレース間で発生すると考えられています。しかし、隣接する層の上で隣り合って走る2つの並行トレース間でクロストークが発生する可能性は、さらに大きくなります。これは、 ブロードサイド結合と呼ばれ、2つの隣接する信号層が非常に薄いコア厚で分離されているために、発生する可能性が高くなります。この厚さは4ミル（0.1ミリメートル）になることもあり、同じ層の上にある2つのトレース間の間隔よりも小さい場合があります。 クロストークを除去するためのトレース間隔は一般的に通常のトレース間隔の必要条件よりも大きい 設計からクロストークの可能性を除去 幸運なことに皆さんは、クロストークのなすがままではありません。クロストークの可能性を最小限に抑えるように基板を設計すれば、これらの問題を回避できるのです。基板上のクロストークの可能性をなくすために役立つ設計テクニックを、いくつかご紹介します。 差動ペアと他の信号配線の間の距離を、できるだけ大きく保ちます。 経験則 は、ギャップ = トレース幅の3倍です。 クロック配線と他の信号配線との差を、できるだけ大きく保ちます。ここでも、同じギャップ = 記事を読む