高速PCB設計

PCB設計におけるシリコンフォトニクス統合の課題シリコンフォトニクスは、シリコンICで使用されている製造プロセスをそのまま使用します最近のIEEEカンファレンスでリチャード・ソレフと会い、電子・フォトニック統合回路（EPICs）の現状について話し合う機会を得ました。彼はしばしば「シリコンフォトニクスの父」と呼ばれており、その理由は明らかです。彼に優しく頼めば、シリコン上に直接フォトニック回路としての基本的な論理ゲートをどのように構築するかを教えてくれるでしょう。今はシリコンフォトニクスにとって画期的な時期です。この技術は数十年前から存在していますが、現在、大量商業化の寸前にあり、大衆に提供されようとしています。標準的な電子部品で動作するシステムにシリコンフォトニクスを統合する前に、克服すべきいくつかのエンジニアリングの課題がまだあります。 ICおよびPCB設計における100 Gbps+の課題ここまで読んでまだ混乱している人のために、いくつかの背景を説明します：フォトニック回路とは、光のみを使用して動作する回路要素です。これらの回路は、光学および電子工学のコミュニティで主要な話題です。12年前、設計者は銅を介して100 Gbpsでデータを転送できる単一リンクの作成について話していました。銅は短距離で100 Gbpsのデータ転送を可能にすることがわかり、一方で光ファイバーは長距離で最適に機能します。遅い機器でも並列化を使用して、データレートを100 Gbpsや400 Gbpsに増加させることができます。100 Gbpsネットワークで動作するために必要な光学機器は、非常に特定の設計要件を持ち、すべての電子部品と普遍的に互換性があるわけではありません。データレートが増加するにつれて、PCBやIC内の電気信号の整合性の問題がより顕著かつ目立つようになり、その結果、信号の立ち上がり時間が短くなります。ICレベルでは、データレートの増加に伴い、相互接続遅延時間、伝播遅延時間、およびクロストークの強度がすべて増加します。PCBレベルでは、クロストーク、放射されたおよび伝導されたEMI、および熱管理が、高速設計の重要な考慮事項となります。光学部品は、電子部品で見られる同じ信号整合性の問題に悩まされない、より高帯域幅の解決策を提供します。電子IC設計におけるより大きな並列性は、光学部品によって提供されるより高帯域幅の解決策を必要とします。フォトニック集積回路（PIC）と電子・フォトニック集積回路（EPIC）に注目してください。前者の回路は、多数のフォトニック要素を単一のパッケージに統合して、完全に光で動作するように設計されています。後者の回路は、光を使用して動作するように設計されていますが、これらの回路には電子要素が現れることがあります。したがって、これらの回路は、電子部品の帯域幅に応じて、標準的な電子部品ともインターフェースできます。なぜフォトニクスで、なぜシリコン上なのか疑問に思うかもしれません。シリコン製造所とチップ製造能力の成熟度は、これらの伝統的な製造プロセスをフォトニック回路に即座に適応させることができることを意味します。もし私たちが近いうちにPICやEPICを見ることになるなら、それらは最も確実にシリコンフォトニクス技術に基づいて構築されるでしょう。将来的には、これらのICをPICやEPICとインターフェースすることになるでしょう PCBでのシリコンフォトニクスの使用における課題シリコンの素晴らしい点は、1550 nmの波長で透明であるため、1550

高速PCB設計：一体どれほど速いのか？以前のブログで何度か指摘されているように、現在、「高速PCB」は私たちの業界でほぼ至る所に存在しています。そして、引用されているように、エンド製品や実装に関係なく、IC技術が組み込まれているという事実により、すべてのPCBは高速であると常に言われています。数年前、重要なのはコンポーネントのエッジレート、より具体的には、コンポーネントのエッジとボード間の相互接続であると言い始めました。実際、それが私たちのビジネス名であるSpeeding Edgeに至った経緯です。これは、「bleeding edge」と「高速エッジレート」という用語の混成語であり、PCB上のコンポーネント相互接続によって示されます。「高速」という用語の進化とそれが年々どのように変化してきたかを再考する価値があります。この記事では、高速PCBの歴史、PCBデバイスを高速と言うときに何を本当に意味するのか、そして高速PCB設計プロセスに不適切に適用されるいくつかの経験則について議論します。高速設計原則に関する情報の貴重なリソースも議論されます。高速PCBの誕生と進化高速PCBは実はかなり昔から存在しており、IBMやCrayといった企業が設計・製造したメインフレームコンピュータに遡ります。しかし、それはPCB業界の他の部分と比べるとかなり孤立したニッチでした。世界の残りの部分にとって、高速が問題となったのは80年代初頭にTTLが十分に速くなり、パスが長くなった時です。そして、それが信号整合性に関して高速を定義する方法です。信号パスが立ち上がり時間に対して相対的に長い場合、PCBは高速であるとされ、信号が開放端で反射して問題を引き起こす可能性がある場合、パスは長くなります。正確な数学の観点から言えば、立ち上がり時間がナノ秒である場合、3インチ（約7.5 cm）以上のすべてのパスが反射のために失敗する可能性があります。注：3インチ=7.5 cm、6インチ=15 cmです。立ち上がり時間を長さに変換するには、パスの速度を見つけ出します。PCBでは、これは大体ナノ秒あたり6インチに相当します。これが出発点です。そして、それがどれだけ頻繁に発生するか、またはクロックレートが何であるかは、判断に影響しません。スピーディングエッジの社長兼創設者であるリー・リッチーは、「電源を入れたときにリセットラインで設計が失敗することを見たことがあります。これは電源を入れたときに起こります。人々はそれが頻繁に起こらなかったので、これを非重要と判断するかもしれません。世界はクロック周波数に基づいて速く判断する習慣があり、そこで問題にぶつかります。」例として、数年前に失敗したパルスオキシメーターのトラブルシューティングを行いました。その製品を設計した会社は、1MHzのクロックを持っていたため製品が「遅い」と判断しました。しかし、設計のメモリ部分が350ピコ秒の立ち上がり時間を持っていたため、動作しませんでした。では、現在はどうでしょうか？最後に見たMicron Technologyのメモリコンポーネントのデータによると、遅いエッジは100ピコ秒、標準エッジは50ピコ秒でした。速いエッジは指定されていませんでした。ナノ秒から始めると、遅いエッジはそれの1/10であり、これは遅いエッジの場合、3/10インチの長さのパスが反射による失敗を示すことができることを意味します。このシナリオでは、クロック周波数に関係なく、速くない製品はありません。製品設計者は今日でも、最終製品の実装が「高速」ではないからといって、デフォルトで製品が高速でないと仮定すると問題に直面します。そして、人々が間違いを犯しがちな5つの領域があります。これらには次のようなものが含まれます：信号整合性のルールに従わない。これには、インピーダンスを制御しない、適切な終端を使用しない、アプリケーションノートを設計ガイドとして利用することが含まれます。設計が失敗した言い訳の多くは、「アプリケーションノートに従ったが、製品が動作しない」と始まります。（多くのアプリケーションノートには有効な信号整合性のアドバイスが含まれていません。）技術的なルールを理解していない人々から来る多くの技術製品のアイデア。過去30年間で、信号整合性の訓練を受けていないコンピュータサイエンスのエンジニアから始まる多くの製品アイデアがありました。経験則を一握り掴んで、物事の実際の動作を理解せずに設計プロセスに適用する。そして、以前のいくつかの記事で指摘されたように、高速設計において、今日最大かつ最も重要な課題は、適切に機能するPDSを設計することです。悪いルール

PDS超低消費電力実装のための設計低消費電力の実装において、製品は非常にまれに高電流オプションを持つことが特徴付けられ、小さいサイズで、電力管理に最適化され、バッテリーの持続時間が可能な限り長くなければならないという必要性があります。これらの基準に該当する製品には、スマートフォン、スマートウォッチ、遠隔監視デバイス、医療デバイスなどがありますが、これに限定されません。 PDS設計と電力管理に関しては、超低消費電力として特徴付けられるすべての製品に固有のいくつかの主要な要因があります：非常に小さいジオメトリで効率的なPDSを設計すること、電力消費を管理し、バッテリー寿命を節約すること。遠隔監視デバイスなどの製品実装では、リークによる電力ドレインの潜在的な原因としてキャパシタを排除するために適切なキャパシタを選択することも重要な要因です。この記事はこれらのダイナミクスに焦点を当てています。まだ読んでいない場合は、このブログはPDS設計の進化、それに関連する課題、電力が流れる場所、インダクタンスと抵抗が性能劣化に与える影響に焦点を当てており、電力供給システムを探求する良い出発点です。こんなに小さい製品にこんなに多くの機能スマートテクノロジーは、小型フォームファクタで実装され、私たちの日常生活において非常に普及しているため、それがなかった時代を想像することが難しくなっています。そして、これらのデバイス内に含まれる技術の進化と洗練度は、私たちが依存しているさまざまな製品機能を実装し、操作することがどれほど大変かという点において、私たちが軽視するほどに飛躍的に向上しました。例えば、携帯電話を縦から横に回転させたときに画面が整列したままでいる技術は、かつて私たちがスーパーコンピュータと呼んでいたものです。そして、スマートフォンには多くの機能があります。いくつかのラジオ、1つ以上のカメラ、画面、内部のプロセッサ、そして電力を消費するメモリがあり、さまざまな電力ゾーンを管理することは課題となります。デバイスにある各電力レールにはPDSがあり、スマートフォンに15-20のPDSがあることは珍しくありません。したがって、PCBデザイナーの主な仕事は、各電力レールのためにボード上に十分な領域を持つ方法と、始めるときにそれほど多くない平面を分割する十分な方法を見つけることになります。たとえば、iPhone 10（iPhone X）には、非常に薄いPCBが2枚あります。一方は8層で、もう一方は10層です。両方のボードには両面にコンポーネントがあり、これら2枚のボードは電話の内部で互いに重なっています。複雑なICには、パッケージがまったくなく、すべてがバンプダイです。（バンプダイは、フリップチップや制御崩壊チップ接続（C4）としても知られています。これは、はんだバンプを使用してICを外部回路に接続する方法であり、非常に小さなエリアでICをボードに接続することを可能にします）。そして、これらの狭い幾何学的形状のために、PDSを管理する方法として平面キャパシタンスを持つ余地がありません。すべてのキャパシタンスはICに直接組み込まれています。実際には、これらの製品を開発するために必要な設計の専門知識は非常に特殊化されており、従来のPCB設計とは大きく異なります。電力管理では、超低消費電力製品に必要なパラメーターの2つ—非常に小さなスペースに多くの機能を持たせることと、1つのデバイスに複数のPDSを持つこと—が考慮されました。電力管理の観点から見ると、携帯電話は特定の機能がアクティブでない時にはオフになるように設計されています。そして、PDSの操作を正確に行うことが重要です。設計者としては、電話内の主要な電力消費者をすべて管理し、適切なタイミングでオンとオフを切り替える方法を見つけ出さなければなりません。ほとんどのスマートフォンでは、最も電力を消費するのは無線です。動画、写真、大量のデータなどをアップロードするとき、無線は連続してオンになり、電力消費が高くなります。中から低電力使用範囲では、テキストメッセージの送信やよりシンプルなデータファイルのアップロードがあります。電力使用の極端に低い端には、モバイルデバイスと携帯電話の基地局との間で行われる「ピンギング」があり、これはあなたの位置を連続的に監視します。本質的に、携帯電話が何らかのレベルで電力を消費していない唯一の時は、完全に電源が切れている時です。バッテリーの保存次に、超低消費電力製品の実装においておそらく最も重要な側面について触れます。それは、バッテリーの持続時間を可能な限り長くすることです。スマートフォンにとってバッテリー寿命は重要な特徴ですが、リモートモニタリングデバイスなどの他の製品にとっては、電力の節約が絶対的な必要性です。このタイプの製品の例としては、大きな送電線にクリップされる電力線モニターがあります。ほとんどの場合、これらのデバイスの性能要件は、バッテリーが少なくとも1年間持続することです。しかし、キャパシタが間遍なタイプである場合、漏れてしまい、バッテリーが望むよりもずっと早く放電されてしまいます。理論的には、キャパシタは完璧な絶縁体であるとされています。しかし、実際にはそうではありません。キャパシタが80アンペアの電源で使用される場合、数マイクロアンペアの漏れは現れず、それほど問題を引き起こしません。しかし、バッテリーが1年の寿命を持たなければならない場合、どんなに小さなキャパシタの漏れも大きな問題になり得ます。通常、超低消費電力デバイスに選択されるキャパシタは、バイパスキャパシタとして使用されてきたものと同じです（しばしばタンタルキャパシタ）。原則として、これらは低漏れではなく、実際にはそれが性能基準ではありません。通常、セラミックコンデンサは漏れ問題を引き起こすことはありませんが、最も安価な選択肢でもないため、リモートモニターのような超低消費電力アプリケーションのデフォルトの選択項目ではありません。選択したコンデンサが「漏れにくい」とされているかどうかを判断する最良の方法は、デバイスのアプリケーションノートを読むことです。漏れにくさが明記されていない場合は、そのように特定されているコンデンサを探すのが最善です。超低消費電力デバイスのPDS要件は、標準的なPCB実装とは大きく異なります。これらのデバイスは、小型フォームファクター、高効率のPDS設計、および潜在的な電力消耗源の排除によって特徴づけられます。

パワープレイ - 電力供給システムの成功設計業界全体を通じて、最も問題を引き起こし続ける設計要素は電力供給システム（PDS）です。そして、コンサルティング会社として、過去数年間にわたり私たちが解決に呼び出された問題の大半は、常にPDSの問題に集中していました。以前のブログで述べたガードトレースとその非効率性についての話と同様に、EMIの問題を解決するために呼び出されるたびに、私たちは常にPDSの修正に取り組んできました。この記事では、PDS設計の課題がどのようにして生じ、それらを軽減するために使用された方法について議論します。この記事の第2部では、超低電力実装のためのPDS設計について取り上げます。少しの歴史と多くの問題まず、基本から：すべてのPDSには、電力が流れる場所と直列にインダクタンス（Lpとして表される）と抵抗（Rpとして表される）があります。低電流では、抵抗は問題になりません。低周波数では、インダクタンスも問題になりません。周波数を上げ始めると、インダクタンスは劣化の主要な原因となります。では、インダクタンスや抵抗が問題となり始めた時期を少し振り返ってみましょう。最も重要なのは、PDS設計の「ブラックマジック」がいつ登場したかを見ることです。両面ボードの使用を開始したとき、その上の信号の立ち上がり時間は時に数十ナノ秒にも及びました。周波数成分は非常に低く、結果としてボード上のトレースは問題を引き起こしませんでした。全ての電力はトレースではなく平面で配線されていました。各ICのルートパスに、+5とグラウンドの間にキャパシタを配置するだけで十分でした。その後、ECL（エミッタ結合ロジック）が登場しました。 ECL技術は、ボード上に平面がなければ決して機能しませんでした。なぜなら、立ち上がり時間がナノ秒未満だったからです。これが、電力分配にトレースを使用することが許容されなくなった時期です。立ち上がり時間が速いため、トレースで電力を接続することはできませんでした。インダクタンスが大きすぎました。そのため、ECL技術の最初から常に電力平面ペアが存在しました。ECL技術を設計に使用するエンジニアはこれを理解し、電力平面を使用しました。さて、TTL（トランジスタ・トランジスタ・ロジック）に移りましょう。基本的なTTLでは、トレースで電力を配線できました。その後、ASTTL（Advanced Schottky TTL）の時代が到来しました。これはECLと同じ速さでしたが、それを使用して製品を設計していたエンジニアは、遅いTTLを使用していたときと同じ方法を試み、回路が安定しませんでした。その結果、恐ろしいEMI（電磁干渉）が発生しました。人々は.1および.01マイクロファラドのキャパシタを使用してみましたが、うまくいきませんでした。そして、それがすべての「ブラックマジック」ルールが登場し始めたときです。公共の領域にEMIエンジニアはほとんどおらず、TTLを使用していたエンジニアが伝送線、電力供給、高速信号の配線などを理解していなかったため、本当に困難な状況に陥りました。製品がEMIテストレンジで失敗すると、設計エンジニアはテストを行っている人に何をすべきか尋ね、テストエンジニア（PDS設計を理解していない）は、問題を改善するために他の誰かが行ったことを引用し、それがリストに記載されて回されました。これらのリストが「ブラックマジック」ルールの起源でした。 PDS設計およびそれ以降におけるキャパシタの役割「ブラックマジック」のルールの結果の一つは、PDSを設計する際に、人々がPDSの問題を修正しようとして基板に多くのキャパシタを配置する傾向があったことですが、それらのキャパシタがどのように機能するか、または機能しないかを本当に理解していませんでした。ここからデカップリングキャパシタの概念が生まれました。実際には、これらのキャパシタは何もデカップリングしません。代わりに、スイッチングイベントをサポートするための局所的な電荷源を提供します。「クーロンバケット」として言及される方が適切です。なぜなら、スイッチングイベントをサポートするために使用されるクーロンの電荷を蓄えるからです。（クーロンは、国際単位系の電荷の単位です。1アンペアの一定の電流が1秒間に運ぶ電荷です）。使用されるキャパシタが適切なサイズでない場合や、関与する周波数で機能しない場合、結果としてVddにリップルが発生します。（Vddは、MOSまたはCMOSトランジスタまたはICのドレイン端に接続される電源の端子で、通常は電源の最も正のレールです）。このトピックに関する徹底的な取り扱いは、Lee RitcheyのAltium Resourceの記事「Win at Power Delivery System

直列終端抵抗の計算伝送線路に関しては、簡単に思えることがあまりありません。終端技術の決定や終端ネットワーク内のコンポーネントの値を決めることは難しい作業であるべきではありません。ほとんどのPCB設計プログラムでは、計算機をオンラインで探すか、手計算をしなければなりません。代わりに、設計ソフトウェアは終端ネットワーク内のコンポーネント値の範囲を簡単にテストできるようにするべきです。一部のコンポーネント、トレース、差動ペア、およびビアを介してルーティングされる相互接続は、高速または高周波回路で伝送線路効果が生じるのを防ぐためにインピーダンスマッチングされるべきです。小さなインピーダンスの不一致は許容できるかもしれませんが、いくつかの信号ドライバーは、信号トレースで一般的に使用される標準の50オーム値と一致しないインピーダンスを持つことがあります。ルーティングおよびコンピュータアーキテクチャの標準（例えば、 PCIe Gen 2およびGen 3）も差動ペアインピーダンスに異なる値を使用していることに注意すべきです。トレースが伝送線路効果を示し始めると判断した場合、この記事では、Altium Designer^®の信号整合性ツールを使用してシリーズ抵抗の正しい値を決定する方法を示します。どの終端ネットワークを使用すべきか？この質問にはいくつかの答えがあります。なぜなら、いくつかの可能なネットワークや終端装置が存在するからです。デジタル信号については、抵抗器が広帯域コンポーネントであるため、抵抗終端を好みます。ICのドライバーピンに直接配置された場合、非常に高い帯域幅までのドライバーを終端するために使用できます。対照的に、RF出力やアンテナは、抵抗性の電力損失を避けたいため、LCネットワークを好むでしょう。そして、インダクタとキャパシタ（直列またはシャント要素として）の正確な配置は、インピーダンスをシフトして共振周波数に合わせる必要がある方法に依存します。抵抗終端に関しては、一般的に使用される2つの方法があります。シリーズ終端（ドライバーピンに配置）と並列終端（受信機からGNDに配置）。シリーズ終端の効果について覚えておくべき重要なことが2つあります：シリーズ終端は、ドライバーの電圧レベルが受信機の電圧レベルと一致する必要がある場合に自体で使用されます。この場合、並列終端を使用しないでください。また、シリーズ抵抗をソースインピーダンスと伝送線インピーダンスと完全に一致させる必要があります。シリーズ終端は並列終端と共に使用することができますが、それらは一般的ではない特殊なケースでより多く使用されます。終端は、それが必要であることを確認し、使用しているインターフェースに目標とするインピーダンスの仕様がない場合にのみ適用すべきです。ドライバーに直列終端抵抗を使用する理由には以下のようなものがあります：終端されていない負荷からの反射が予想されるほど線が長い場合、終端されていないドライバーとトレースの間には必要です。そして、信号ドライバーのインピーダンスがトレースのインピーダンスよりも小さい場合出力で見られる減衰を増やして、グラウンドバウンスを抑制するのに役立ちます。次に、SSN、または