PCB設計者

EMI制御をマスターするPCB設計：EMCのためのコンポーネント配置

EMI制御の習得：EMCのためのPCB設計における部品配置この PCB設計におけるEMI制御をマスターするシリーズの第2記事では、電磁干渉（EMI）の低レベルを維持するための重要な概念の1つについてさらに詳しく掘り下げます。ボードの分離、またはボードのパーティショニングとしても知られているこの方法は、プリント回路基板（PCB）の異なる回路部分を整理して分けるために使用されます。これにより、特にEMIの観点から、ボードの全体的な性能が向上します。この技術は、電磁干渉を減少させるだけでなく、PCB設計の信号整合性を向上させるのにも役立ちます。これらの技術の背後にある原則には、次のものが含まれます：高周波デジタル信号の高エネルギー内容を含有する。ボード内の異なるタイプの回路間での共通インピーダンス結合を避ける。外部干渉への免疫を向上させ、放射を減少させるために電流ループ領域を減少させる。高速信号と低速信号及びその高調波最初の概念は、急速に切り替わる信号によって生じる高エネルギー高調波の内容を制御し、その電流が時間とともにどれだけ迅速に変化するかについてです。電流の変化率が高いほど、信号の高調波エネルギーが増加し、放射の可能性が高くなります。第二の概念は、信号のリターン電流が信号の周波数によって変化するということです。これは、信号が伝播中に遭遇するインピーダンスが、導体の抵抗だけでなく、その容量と、最も重要な、そのループインダクタンスも含むためです。信号の周波数が増加するにつれて、周波数に依存するインダクタンス成分（インピーダンスの一部）が大きくなります。リターンパスの違い電流は常に最小のインピーダンスの経路を求めるため、信号の周波数が増加すると、リターン電流はインダクティブループを最小限に抑えるために信号電流に密接に従うことが重要です。逆に、信号の周波数が低い場合、インダクタンスが小さくなり、インピーダンスの抵抗成分が支配的になります。この段階では、リターン電流は最小の抵抗の経路を見つけるために導体の表面全体に広がります。PCB設計者にとって重要な点は、リターン電流の源への戻り経路が信号の周波数に依存するということです。図1 - Altium Designerにおける周波数に基づく異なるリターン電流経路の例 PCB設計者としての私たちの仕事は、これらのリターン電流間の干渉を最小限に抑え、共通インピーダンス結合を避けることです。これにより、電磁放射を引き起こす可能性があります。これを実現するために、PCB内に特定のゾーンやセクションを作成し、それぞれを特定のタイプの回路に専用することができます。これにより、電流ループも減少し、差動モード電流からの放射が少なくなります。異なる回路のリターン電流経路をさらに隔離するために

PLM統合によるPCB設計プロセスの変革

PLM統合によるPCB設計プロセスの変革現在開発中の膨大な数のデバイスを動かすために必要なPCBの需要が増大し、量も増え続ける中、PCBデザイナーには効果的かつ効率的であることが求められます。彼らの努力は成功の重要な決定要因です。しかし、企業が最新の技術にまだ投資しておらず、チームがレガシーシステムを扱うことになると、それは厳しい戦いになります。 PCB設計の従来のアプローチには、データの孤立、バージョン管理の課題、コンポーネントの陳腐化、協力の不足、煩雑な変更管理など、限定されていない障害があり、これらはコストの増加、市場投入までの時間の遅延、製品の失敗リスクの高まりにつながる可能性があります。 PCB設計プロセス PCB設計プロセスは、電子製品開発サイクルの中で最も重要な部分と言えるでしょう。少なくとも、強固な基盤です。これには、電気工学、機械設計、製造上の考慮が組み合わさっており、従来、次のような課題に直面してきました：データの孤立： PCB設計に関連する情報は、しばしばさまざまな異なるシステムや部門に散在しています。このようなデータの孤立は、コラボレーションを妨げ、通常、プロジェクトにおいて一貫性がなくなる原因となります。例えば、エンジニアが重要な情報へのアクセスが限られている場合、意思決定プロセスに影響を与え、エラーの導入につながる可能性があります。バージョン管理の問題: 適切なシステムがなければ、複数の設計反復の管理は時間がかかり、エラーが発生しやすくなります。レガシーシステムがバージョン管理の機能を欠いている場合、チーム間での変更の追跡、設計の現在の反復の特定、上書きの防止は大きな痛点になります—時間がかかり、エラーが発生しやすいものです。これは設計の衝突、過剰なやり直し、そして最終的には開発プロセスの遅延につながる可能性があります。部品の陳腐化: 電子機器において急速な進歩と部品のライフサイクルの変動が一般的であるため、設計者は部品管理を徹底する必要があります。これには、部品の入手可能性、リードタイム、および潜在的な代替品の追跡が含まれます。それを怠ると、陳腐化が発生した場合、新しい部品の調達において課題に直面し、遅延とコストの増加が避けられなくなります。非効率なコラボレーション: PCB設計には、電気技術者、機械技術者、製造担当者、品質保証担当者など、機能横断的なチームが関与することがよくあります。これらのステークホルダーが容易にコミュニケーションを取ることができない場合、協力が妨げられ、プロセスが遅延したり、より多くのエラーが発生したり、製品品質が低下する可能性があります。時間を要する変更管理：設計変更の実施は容易ではなく、時間がかかります。そのため、分断されたチーム間での変更の調整、文書の更新、一貫性の保証は、特に手動プロセスの自動化がない場合、本当の挑戦となります。製品ライフサイクル管理は包括的な解決策か？したがって、これらの問題は、製品ライフサイクルの管理に新しく統合されたアプローチを必要とします。製品ライフサイクル管理（PLM）は、まさにそれを提供します。このソフトウェアは、製品の概念化から最終的な退役に至るまで、設計、開発、製造、流通、サービス、廃棄を含む製品の全ライフサイクルを管理します。 PLMを既に使用している企業にとって、この革新的なソフトウェアプラットフォームは、製品関連情報の全社的な中央リポジトリとして機能します。これは、データの一貫性とアクセシビリティを保証する真実の唯一の情報源として機能し、それによって、異なる部門間でのコラボレーション、より容易な意思決定、および全体を通じたプロセスの最適化への道を開きます。 PCB設計におけるPLM統合のメリット

高速PCBのチャネル帯域幅

チャネル帯域幅：高速PCBインターコネクトを適格化する正しい方法半導体メーカーや非専門家からの高速PCB設計ガイドラインを読むと、常に立ち上がり時間を使って信号完全性を分析することが話題になります。信号の立ち上がり時間は重要で、EMI、クロストーク、遅延調整許容差などを決定します。設計がギガビット毎秒のデータレート以上で動作する場合、立ち上がり時間は通常、遅延調整で終わり、他のすべての信号完全性要因は周波数領域で分析されます。プロの設計者は、単純な指標である帯域幅の観点で考えます。帯域幅が言及されると、初心者設計者は直ちに膝周波数を信号帯域幅の尺度として挙げます。これは完全に間違っています。物理的な伝送路によって減衰された後でも、すべてのデジタル信号は無限の帯域幅を持っています。しかし、マルチGbpsの速度で設計する場合、関連する帯域幅はチャネル帯域幅です。言い換えれば、これは伝送路が最小限の減衰や反射で信号を強力に伝送できる周波数範囲です。Sパラメータから帯域幅をどのように決定するかの基本的な理解は、1 Gbpsを超えて作業したい人にとって必須です。帯域幅の定量化方法帯域幅は、周波数範囲の測定から決定することができます。すべてのデジタルインターフェースには帯域幅要件があり、送信機と受信機を接続する物理チャネルは、特定の範囲の周波数（DCからある最大周波数まで）内で一定量の帯域幅を許容しなければなりません。別の言い方をすると、帯域幅の仕様は次のように記述できます：物理チャネルは、DCからある最大周波数までの周波数範囲内で、過度に電力を吸収または反射してはなりません。物理チャネル（つまり、伝送線）が十分な帯域幅を提供しているかどうかは、Sパラメータプロットを見ることで確認できます。伝達関数やTパラメータなど、他にも使用できるパラメータプロットがありますが、最も一般的なのはSパラメータの使用です。以下に示されている一対の差動ブラインドビアのリターンロスプロットを考えてみましょう。これは約70 GHzで-10 dBの限界に達します。このチャネル（インピーダンスが100オームの差動ペアに接続されたブラインドビア）は70 GHzの帯域幅を持っていると言えます。 Sパラメータプロットや伝達関数プロットを見るとき、チャネルの最大帯域幅を決定する一貫した定義を持つ必要があります。Sパラメータプロットにおいて、事実上の帯域幅制限は、リターンロスが-10 dBに達する最低周波数です。上記の例のプロットでは、問題の伝送線はリターンロススペクトラムに基づいて23 GHzの帯域幅を提供できるとされます。これは普遍的な標準ではなく、異なるインターフェースは使用される伝送線に対して異なる要件を持つことに注意すべきです。例えば、802.3ワーキンググループによる224G PAM-4シグナリングの研究では、帯域幅制限は-10 dBのリターンロスではなく、-15 dBのリターンロスで定義されています。チャネル帯域幅はデータレートとどのように関連しているのでしょうか？

SiC製造能力の成長の概要

SiC製造能力の成長の概要シリコンカーバイドはシリコン半導体チップに比べて大きな利点を約束し、業界はこれを認識して製造能力を増加させ、指数関数的な成長を遂げています

HBMサプライチェーンに圧力：近々不足が来るのか？

HBMサプライチェーンに圧力：近々不足が来るのか？ HBMは2026年まで売り切れる可能性がありますが、これが必ずしも迫り来るチップ不足の兆候ではなく、供給業者の変更を招く可能性があります

高層数スタックアップのためのPCBルーティング戦略

高層数スタックアップのためのPCBルーティング戦略高層数のPCBをルーティングするために使用される戦略は多岐にわたり、PCBの機能性に依存します。高層数のボードは、低速デジタルインターフェースのグループから、異なる信号整合性要件を持つ複数の高速デジタルインターフェースまで、多種多様な信号を含むことがあります。これは、ルーティングの計画と各インターフェースへの信号層の割り当ての観点から見ると、挑戦を提示します。高層数PCBのルーティング戦略を語る上で、多くのBGAにおけるピン配置設計にも触れないわけにはいきません。高ピン数BGAは、特にそのコンポーネントが典型的なマイクロプロセッサーやFPGAである場合、多くの異なるデジタルインターフェースを含むことがあります。これは、PCBの高層数の最も一般的な要因の一つです。高層数設計において、同時に複数の課題が提示されるため、これらの課題と高層数PCBを成功裏にルーティングするために使用できるいくつかの戦略について説明します。何がPCBの層数を高めるのか？導入で述べたように、PCBが非常に多くの層を持つようになる最も一般的な要因は、大きなBGAの存在です。これらのコンポーネントはデバイスの下側に高いピン数を持ち、信号がピンに到達するためにはより多くの層が必要になります。これらのコンポーネントは、しばしば特殊なASIC、マイクロプロセッサ、またはFPGAであるため、異なる信号整合性およびルーティング要件を持つ多くのデジタルインターフェース、および多数の電源およびグラウンドピンを含んでいます。多くの設計者は、BGA上のすべてのピンに到達するために必要な層の数を見積もるための単純な公式を思い出すでしょう。ピン間で信号をルーティングできるほど BGAピッチが大きい場合、1つの信号層あたり2列のBGAピンを配置できます：ボール間にトレースを配置できる粗ピッチBGAパッケージの場合、1層あたり2行/列をルーティングできます。一部のBGAフットプリントは、内側の行に欠けているボールがあるなど、かなり複雑な場合があります。以下に示す例では、このBGAが上記の標準BGAに使用される同じ層数計算に従わない可能性があります。 Charlie Yapとのこの記事でさらに学びましょう。コンポーネントのピッチが非常に細かく、BGAフットプリントのパッド間にトラックを配置できない場合、必要なレイヤー数を倍にする必要があります。多くのピンが電源とグラウンドの場合、レイヤー数は確実に減少します。また、大量のクアッドパッケージが高いレイヤー数を要求する可能性もあります。高性能なものでは、数百ピンを持つことがありますが、これは中程度のサイズのBGAで見られる高い数値ではありません。ルーティング戦略1：戦略なし！「戦略なし」戦略は、最もシンプルで、レイヤー数を最小限に抑えつつ解決可能性を確保することのみに焦点を当てます。必要なレイヤー数を選択し、標準的なファンアウトアプローチを使用してBGAからルーティングを開始し、固定されたレイヤー数を適用してすべてのトレースを詰め込むか、自由にルーティングして必要に応じて新しい信号レイヤーを追加することから始めることができます。これは、次の場合に適用されます：異なるインピーダンス仕様を異なるレイヤーに分けることを心配していない場合すべてのインターフェースにインピーダンス仕様がない場合、例えばSPI すべてのインターフェースが同じインピーダンス要件を持っている場合インピーダンス指定のあるインターフェースの数が少ない場合（たぶん1つか2つ）言うまでもなく、この戦略でのルーティングは非常に整理されているとは見えないかもしれませんが、信号の整合性に対する焦点を減らし、解決可能性を優先することで、他の戦略よりも層数を少なく保つことができます。

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