半導体メーカーや非専門家からの高速PCB設計ガイドラインを読むと、常に立ち上がり時間を使って信号完全性を分析することが話題になります。信号の立ち上がり時間は重要で、EMI、クロストーク、遅延調整許容差などを決定します。設計がギガビット毎秒のデータレート以上で動作する場合、立ち上がり時間は通常、遅延調整で終わり、他のすべての信号完全性要因は周波数領域で分析されます。
プロの設計者は、単純な指標である帯域幅の観点で考えます。帯域幅が言及されると、初心者設計者は直ちに膝周波数を信号帯域幅の尺度として挙げます。これは完全に間違っています。物理的な伝送路によって減衰された後でも、すべてのデジタル信号は無限の帯域幅を持っています。
しかし、マルチGbpsの速度で設計する場合、関連する帯域幅はチャネル帯域幅です。言い換えれば、これは伝送路が最小限の減衰や反射で信号を強力に伝送できる周波数範囲です。Sパラメータから帯域幅をどのように決定するかの基本的な理解は、1 Gbpsを超えて作業したい人にとって必須です。
帯域幅は、周波数範囲の測定から決定することができます。すべてのデジタルインターフェースには帯域幅要件があり、送信機と受信機を接続する物理チャネルは、特定の範囲の周波数(DCからある最大周波数まで)内で一定量の帯域幅を許容しなければなりません。別の言い方をすると、帯域幅の仕様は次のように記述できます:
物理チャネル(つまり、伝送線)が十分な帯域幅を提供しているかどうかは、Sパラメータプロットを見ることで確認できます。伝達関数やTパラメータなど、他にも使用できるパラメータプロットがありますが、最も一般的なのはSパラメータの使用です。
以下に示されている一対の差動ブラインドビアのリターンロスプロットを考えてみましょう。これは約70 GHzで-10 dBの限界に達します。このチャネル(インピーダンスが100オームの差動ペアに接続されたブラインドビア)は70 GHzの帯域幅を持っていると言えます。
Sパラメータプロットや伝達関数プロットを見るとき、チャネルの最大帯域幅を決定する一貫した定義を持つ必要があります。Sパラメータプロットにおいて、事実上の帯域幅制限は、リターンロスが-10 dBに達する最低周波数です。上記の例のプロットでは、問題の伝送線はリターンロススペクトラムに基づいて23 GHzの帯域幅を提供できるとされます。
これは普遍的な標準ではなく、異なるインターフェースは使用される伝送線に対して異なる要件を持つことに注意すべきです。例えば、802.3ワーキンググループによる224G PAM-4シグナリングの研究では、帯域幅制限は-10 dBのリターンロスではなく、-15 dBのリターンロスで定義されています。
デジタルインターフェースをそのデータレートだけで高速と分類しないのは事実ですが、チャネルの帯域幅は二つのコンポーネント間で転送できるデータレートに関連しています。チャネルが転送できる最大データレートは、ナイキストレート式によってチャネルの帯域幅と関連しています。この式はADCに適用された場合と同じ意味を持ちません。物理チャネルを通じてデジタルデータの通信を議論する場合、異なる意味を持ちます。
帯域幅とデータレートの関係は、各クロックサイクル中にインターフェースが利用できる論理レベルの数に基づいています。この式は次のとおりです:
この式では、立ち上がり時間が無限に速いと仮定し、帯域幅は帯域制限周波数でのハードカットオフとして定義されています。理論的には、これはデジタルデータの信号整合性がリターンロスプロットのみを使用して予測できることを意味しますが、実際にはこれは真実ではありません。損失は周波数の関数であり、伝播中に徐々に信号を劣化させるため、伝送線の受信側での信号の挙動を調べる必要があります。
これが、受信機での信号を視覚化するためにアイダイアグラムを使用する理由です。アイダイアグラムの各論理レベルでのエッジレートとノイズは、ビットエラーレート(BER)を決定します。ビットエラーレートが十分に低い限り、チャネルはその帯域幅全体を通じて十分な信号パワーを転送しているとみなすことができ、インターフェースが正しく機能すると判断されます。
答えはイエスでもありノーでもあります。技術的に信号帯域幅は無限であるため、何をしても、デジタルI/Oは常に無限に広がる周波数を供給しようとしています。信号がチャネルを通過すると、そのパワーは高周波数でより大きな減衰を伴って失われます。チャネルから出て受信機と相互作用する信号は依然として無限の帯域幅を持っていますが、高周波数の内容は誘電体損失、銅損失、放射損失のために減少しています。
そう考えると、信号が送信機から始まり受信機に到達するまでの完全なステップのリストを見てみましょう。
高周波数の内容が損失によって減少するため、伝播中にエッジレートが遅くなります。エッジレートの劣化の極端な例については、こちらの関連記事を読んでください。
私たちは常に立ち上がり時間によって高速PCBを定義し、膝周波数の公式のような一般化され過ぎた公式があるため、何らかの方法で信号帯域幅を使用してチャネル内で物事を設計する必要があるという認識が生まれます。最も一般的な例は、信号の立ち上がり時間を使用してクリティカルレングスを計算することですが、これは無意味な行為であり、トレースインピーダンスを計算しない言い訳に過ぎません。この問題は非常に単純です:長い伝送線では、信号の立ち上がり時間は受信機の膝周波数とは関係がないため、信号が受信機の入力ピンに到達していないのです!したがって、立ち上がり時間や膝周波数のような概念は、Gbps以上のチャネルを持つ高速PCBの設計には何の役割も果たすべきではありません。
全く役に立たない!
冗談ですよ… 立ち上がり時間は、信号完全性やEMI/EMCのいくつかの側面を推定したり理解したりするための重要なツールです。これには以下が含まれます:
上記のリストは、立ち上がり時間が信号完全性と測定にどのように影響するかを指定していますが、実際の設計タスクではありません。実際には、高速PCBの伝送線を設計するために信号の立ち上がり時間を直接使用する必要がある状況は驚くほど少ないです。これらは2つのインスタンスに減少します:
最初の例は非常に単純で、与えられたテスト負荷容量のデータシートから取得できる立ち上がり時間の見積もりだけが必要です。二番目の例は、高速GPIO、SPI/QSPI/PPI、または特定の専門ロジックなど、非常に少数の状況にのみ適用されます。これは完全にクリティカルレングス分析に基づいています。
要約すると、信号に関して「立ち上がり時間」帯域幅のほとんどの議論は、デジタル信号の無限の帯域幅ではなく、ステップ関数によって駆動される何かの応答を議論していることが多いです。高速設計者にとっての要点は非常にシンプルです:伝送線の設計を評価するためにこのチャネル帯域幅の概念を使用しているため、チャネル帯域幅全体で信号の整合性を検証する必要があります。立ち上がり時間の使用は、この重要なアプローチを可能にしません。
これは、立ち上がり時間に基づくシミュレーションが役に立たないと言っているわけではありませんが、チャネルの挙動の全体像を捉えていないということです。上でアイダイアグラムについて言及しましたが、立ち上がり時間に基づくシミュレーションが役立つ他の重要な例が2つあります:
別の記事で因果関係について議論しました。将来の記事では、高速PCB設計と信号整合性の一部としてTDRトレースをどのように理解し使用するかを見ていきます。
現時点での私のアドバイスはシンプルです:立ち上がり時間の概念をインピーダンスマッチングの必要性を理解するためのツールとして使用することは、いくつかの高速シングルエンドインターフェースにのみ適用可能です。インピーダンス制御された差動ペアを含む他のすべてのインスタンスでは、遅延チューニング/長さマッチングを理解するため以外では、立ち上がり時間の概念をまったく使用しません。これらのより高速なシリアル差動チャネルについては、常に目標インピーダンスに合わせて設計し、帯域幅をガイドとしてチャネルの適格性を理解する方法を把握してください。
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