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高速PCB設計

高速PCB設計では、高速エッジの信号が使用されます。この信号では、デバイスの状態が非常に速く切り替わり、信号がコンポーネント間を移動し終わる前に移行が完了します。高速PCB設計における相互接続には、正確なインピーダンス整合が必要であり、相互接続に伴って起こりうる損失、歪み、EMI、クロストークを考慮した配線が必要です。伝送線路の設計、レイアウト、ルーティングを適切に行うことで、これらの問題を最小限に抑えることができます。プリント基板における高速基板レイアウトや伝送線路設計を成功させるためのリソースを、ライブラリでご覧ください。

高速PCB設計 Altium Designerを使用したPCBレイアウトと高速設計 高速設計とは何か Solve High-Speed Signal Constraints Automatically
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ファイバーウィーブ効果が高周波信号の整合性に与える影響 ファイバーウィーブ効果が高周波信号の整合性に与える影響 1 min Blog トレースの向きを決め、適切な織り方を選ぶことで、ファイバーウィーブ効果を補償することができます。高周波での共振に注意してください。この最新のPCB設計ブログでさらに詳しく学びましょう。 記事を読む
直交トレース配線PCB 多層PCBにおける直交トレース配線の長所と短所 1 min Blog 直交トレースルーティングの使用を制限する要因は何ですか？ほとんどの設計の質問と同様に、それは信号速度、スタックアップ、そしてPCBレイアウト内の配置に依存します。専門家であるZachariah Petersonによる最新のPCB設計ブログを読んで、さらに詳しく学びましょう。 記事を読む
DDR5 PCB設計と信号整合性：設計者が知っておくべきこと DDR5 PCBレイアウト、ルーティング、およびシグナルインテグリティガイドライン 1 min Guide Books PCB設計者 電気技術者 PCB設計者 PCB設計者 電気技術者 電気技術者 DDR5規格のリリースが2020年7月に発表されました。これは、提案された規格に従う最初のRAMモジュールの開発が発表されてから約18ヶ月後のことです。この規格では、ピーク速度が5200 MT/秒/ピンを超えることが可能であり（DDR4の3200 MT/秒/ピンと比較して）、JEDECで評価された速度は最大6400 MT/秒/ピン、チャネル帯域幅は最大300 GB/秒まで増加します。 この新世代のメモリは、8GB、16GB、32GBの容量で、技術がより商業化されるにつれて、以前の世代よりも需要が上回ると予想されます。 より高速な速度、より低い供給電圧、そしてより高いチャネル損失は、DDR5のPCBレイアウトと設計において厳格なマージンと許容誤差を生み出しますが、DDR5チャネルの信号整合性は一般的な信号整合性メトリクスを用いて評価することができます。この分野には取り上げるべきことがたくさんありますが、この記事では、DDR5における信号整合性を確保するための重要なDDR5 PCBレイアウトおよびルーティングガイドライン、およびDDR5チャネルにおける重要な信号整合性メトリクスに焦点を当てます。 DDR5アイダイアグラムとインパルス応答 DDR5チャネルの信号整合性を調べるために使用される重要なシミュレーションには、アイダイアグラムとインパルス応答の2つがあります。アイダイアグラムは、シミュレートすることも、測定することもできますし、終端されたチャネルでのインパルス応答も同様です。どちらもチャネルが単一ビットおよびビットストリームを伝送する能力を測定し、チャネルの解析モデルが因果関係の観点から評価されることを可能にします。以下の表は、これらの測定/シミュレーションから得られる重要な情報をまとめたものです。 インパルス応答 アイダイアグラム 測定内容 単一ビット応答 ビットストリームへの応答 測定から判断できること - チャネル損失 (S21) - 記事を読む
高速配線のための高度なPCBガイドライン 高速配線のための高度なPCBガイドライン 1 min Thought Leadership これらの高速配線ガイドラインを使用して、高度なPCB用のこの先進的なボードを作成できます 新しい設計はますます高速化しており、PCIe 5.0は32 Gb/sに達し、PAM4は信号の整合性と速度を限界まで押し上げています。適切なインターコネクト設計は、高度なデバイスの低ノイズマージン、完璧な電力安定性要件などを考慮し、信号が適切に受信されることを確実にする必要があります。 高度なデバイスが低い信号レベルで動作するため、高速配線ガイドラインは、インターコネクト全体でのインピーダンス不連続による信号損失、歪み、反射を防ぐことに焦点を当てています。特に多レベル信号を使用する場合、超高速信号には、ここで提示されたすべての高速設計ガイドラインを真剣に考慮し、実践に移す必要があります。 重要な高速配線ガイドライン 高速がサブナノ秒領域に達する場合、特に新しいPCIe世代で、高速ネットワーキング機器をサポートするために、どの設計者もいくつかの基本的な高速PCB配線ガイドラインを心に留めておくべきです。新しいデバイスが引き続き速度制限を破るため、アプリケーションを満足させるためにいくつかを選択するのではなく、これらのガイドラインすべてを念頭に置く必要があるでしょう。 制御インピーダンスルーティングと電力整合性のためのスタックアップ 信号整合性だけでなく、電力整合性にとっても、スタックアップは重要です。同様に、信号帯域が10GHz台にまで拡大する場合、特に多レベル信号方式（例えば、400GネットワーキングのPAM4）を使用する場合、インターコネクトの インピーダンスを制御する必要があります。これは、適切な終端とマッチングを確保するためです。また、リンギング（つまり、過渡応答を臨界的に減衰させる）を最小限に抑えるためにトレースのサイズを適切に設定しながら、 インピーダンスを一定に保つ必要があります。これには、入念なスタックアップエンジニアリングとインターコネクト設計が必要です。 差動ペアルーティングと長さのマッチング 共通モードノイズが信号整合性における主要な問題であるため、制御インピーダンスルーティングの一環として、差動ペアの長さ全体にわたって十分な結合を確保する必要があります。これには、 差動ペアの長さに沿った位相マッチングも必要です。可能な限り、結合領域は直接レシーバーに伸び、結合されていない領域はドライバーに限定され、長さがマッチしている必要があります。これにより、共通モードノイズは完全に位相が揃っていると見なされ、レシーバーで完全に抑制されます。 適切な基板材料を選択する 高速立ち上がり時間が求められる場合、低損失正接とフラットな分散特性を持つ基板材料を見つける必要があります。ここで分散は非常に重要であり、インターコネクトの長さに沿ってインピーダンスと伝搬定数が連続的に変化することを引き起こします。まず、分散は電磁パルス（すなわち、デジタル信号）が伝播するにつれて広がる原因となります。第二に、強い分散の 存在下では、信号の立ち上がりエッジで見られるインピーダンスが、立ち下がりエッジで見られるインピーダンスと一致しないため、強い歪みが生じます。関連する帯域幅で誘電率がフラットであることを確認する必要がありますが、これは12 GbpsでのPAM4では簡単に30 GHzに及ぶことがあります。 短いトレースとバックドリリング 記事を読む
高速信号のための遅延調整：知っておくべきこと 高速信号のための遅延調整：知っておくべきこと 1 min Thought Leadership PCBにおける長さが一致したライン オシロスコープで2つの信号の読み取りを見ると、信号トレース間の長さ/タイミングの不一致が下流のゲートを不適切にトリガーすることがどのようにして起こるかがわかります。マスタークロック信号の伝達時間と、異なるコンピュータインターフェースで送受信されるデータの往復時間を見ると、状況はさらに悪化します。SDRAMは、スレーブデバイスにクロックを配置し、取得したデータと一緒にクロック信号を送信することで、この問題をうまく解決しています。一方、他のインターフェース（USB 3.0、SATAなど）は、データから直接クロック信号を抽出します。 私たちの残りの部分にとって、複数の並列インターコネクト、差動ペア内のトレース、そしてクロック信号の間での遅延調整は、データが正しい場所に正しいタイミングで到着することを保証します。長さ調整スキームを適用するには、単なる長さではなく、異なる信号/インターフェース標準での信号遅延時間を扱う必要があります。遅延調整の設計と信号を同期させるために知っておくべきことはこちらです。 遅延調整対長さ調整 長さ調整と遅延調整は基本的に同じ考え方を指します。目標は、一致したネット群内の信号トレースの長さを同じ値に設定することです。この考え方の目的は、すべての信号がある制約されたタイミングの不一致内で到着するようにすることです。一致したグループ内で二つの信号トレースが不一致の場合、通常の方法は、より短い信号トレースにいくつかの迂回を追加することによって遅延を追加し、信号を同期させることです。 トロンボーン、ノコギリ波、アコーディオンの迂回は、トレースに遅延を追加する典型的な方法です。 クロック信号と複数の信号線の間、差動ペア内、またはクロック線がない複数の差動ペア間で遅延調整を適用する場合でも、信号の特定のタイミング許容範囲を知る必要があります。SerDesチャネルの差動ペア受信機とコンポーネントでは、各信号間で許容される長さの不一致を決定する制限要因は、信号の立ち上がり時間とインターコネクト内の伝播遅延です。 異なるデータレートで動作し、 異なる信号規格を使用するインターフェースは、異なる許容される長さまたはタイミングの不一致を指定します。これらの不一致値は通常、FR4上で作業していると仮定していますが、異なる誘電率定数を持つ基板上でのより専門的な設計は、異なる長さマッチングの制約を伴います。ボードのI/Oチャネルを計画する際には、ボードの許容される長さの不一致値を調べ、この許容される不一致をタイミングの不一致に変換する必要があります（下記の方程式を参照）。 タイミングの不一致を扱う タイミングの不一致を長さの不一致の代わりに扱うことは、遅延調整の中心的な考え方です。長さの不一致のみを考慮するPCB設計ソフトウェアを使用している場合は、特定の基板に対して正しい長さの不一致を計算する必要があります。長さの不一致は、特定の基板での信号速度（単位：in./ps）にタイミングの不一致を乗じたものに等しいです： 信号速度の方程式（単位：in./ps） 一般に、 誘電率が大きい基板は信号速度が低下し、これにより2つの信号間の許容される長さの不一致が増加します。同様に、標準コンポーネントを過剰に駆動している場合、立ち上がり時間が短くなり（スルーレートが高くなり）、タイミングに対する制約も厳しくなります。一次近似として、信号の立ち上がり時間を半分にすると、許容されるタイミング制約も半分に切り下げるべきです。 許容される不一致は、通常、立ち上がり時間ではなく、クロック周期の許容誤差の観点で定義されます。与えられたクロック周期において、許容される長さの不一致は信号速度に反比例します。誘電率（例えば、FR4）を仮定して引用される長さの不一致がある場合、 特定の基板材料の信号速度を使用して長さの不一致を変換する必要があります。 差動ペアにおける位相の不一致 「位相ミスマッチ」という用語は、長さ調整や遅延調整と同じ文脈で使われることがありますが、 差動ペアを扱う際に重要な影響を及ぼします。差動ペアのルーティングでは、異なるペアが変則的に配置されたビアを通過する必要がある場合など、ペアの各端が非結合状態になる短い領域が生じることがあります。これは、ペア全体の長さが不一致であることに加えて、一致させる必要がある複数のペアがある場合もあります。 記事を読む
Customer Success Stories BAE Systems Discover how BAE Systems improved project time frames while ensuring that designs perform as expected early in the development cycle using Altium Designer.
EMIを防ぐために、マルチレイヤーグラウンドリターンパスをたどりましょう EMIを防ぐために、マルチレイヤーグラウンドリターンパスをたどりましょう 1 min Thought Leadership 複雑な多層PCBでは、グラウンドへの戻り経路をたどることがすぐに複雑になります。PCBが少ない層数を持つ場合（例えば、2つのプレーン層を持つ4層ボード）、戻り経路を特定し、EMIを防ぐために意図的に設計することは比較的簡単です。しかし、層数が多い場合には状況がより複雑になります。複数のプレーン層と導体がグラウンド戻り経路を形成することがあり、その導体がグラウンドに接続されていない場合でもです。ここで、グラウンドプレーンと参照プレーンを区別することが役立ちます。なぜなら、両方ともPCB内の戻り経路の一部を形成することができるからです。 グラウンド戻り経路対参照プレーン 参照プレーンは、信号伝送経路の固有の部分です。それらがボード内に意図的に配置されているか（例えば、信号トレースのためのグラウンドプレーン）、または信号トレースに近接している意図しない参照プレーンであるかは、ボード全体の信号トレースの位置を慎重に追跡しない限り、判断が難しいかもしれません。信号のグラウンド戻り経路は、実際にはグラウンドを通過しないかもしれません。それはシャーシ、電源プレーン、または他の接地された導体を通過する可能性があります。 リターンパスが基板内のどこを通っても、常に基板上の低電位点、つまり電源に戻るグラウンドリターンポイントに戻ろうとします。リターン信号がシャーシ、電力平面、または他の導体に誘導された場合でも、グラウンド導体とより高い電位を持つ導体との間の電位差により、グラウンドに引き戻されます。 信号が伝播する際の リンギングの特性であるだけでなく、信号のリターンパスは以下の振る舞いを決定します： EMIの感受性。 リターンパスによって作られるループのインダクタンスは、回路の EMIへの感受性を決定します。大きな電流ループを持つ回路は、より大きな寄生インダクタンスを持ち、放射されたEMIに対してより感受性が高くなります。ループがタイトな場合、ループのインダクタンスは低くなります。これは、高速信号トレースを隣接層の基準平面に近づけて配線する理由の一つです。 混合信号基板における干渉。信号を運ぶ導体と最も近い基準導体との間の寄生容量、および回路によって作られるループは、スイッチング信号によって見られるリアクタンスを決定します。リアクタンスは信号の周波数成分の関数であるため、信号の戻り経路は中程度の周波数で予測しにくくなります。 このガイドを読んで、単一の平面層に対する混合信号の戻り経路を設計する方法についてもっと学びましょう。 コモンモードノイズ経路。一度特定のトレースに誘導されたコモンモードノイズは、信号がグラウンドに戻るのと同じ経路をたどろうとします。コモンモードノイズによってたどられる正確なグラウンド戻り経路は、信号によって見られるリアクタンスを決定するその周波数成分に依存します。 複数の平面層を持つ 多層スタックアップで配線している場合、状況はさらに複雑になります。信号経路に沿って基準導体が変わる可能性があります。初期の基準平面を決定する主要な量は、信号トレースと近くの導体との間の寄生容量と回路のインダクタンスです。寄生インピーダンスは、インダクタンスのおかげで隣接する導体に局所化されていないことに注意してください。これは、多層基板において複雑なグラウンド戻り経路を作り出す可能性があります。 これらのトレースのグラウンドリターンパスを追跡できますか？ 確かなグラウンドリターンパスへの回帰 上記の内容を読んでまだ、 複雑なPCBでのリターン電流がどうなるのか疑問に思っているなら、電流がグラウンドプレーンや他の接地された導体に結合されるのはなぜか、そしてそもそもそれが起こる理由は何か、と自問自答しているかもしれません。これらはどちらも妥当な質問です。 隣接する導体間の寄生 まず二番目の質問に答えることで、最初の質問への答えを説明するのに役立ちます。リターンパスが導入される場所は、信号トレースと隣接する導体間の容量と、信号トレースと該当する導体によって形成される回路の自己インダクタンスに依存します。これらの量が合わさって、信号によって見られるインピーダンスを決定します。 記事を読む