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How to Maintain Power Integrity in your PCB The PCB Design Process Power Analyzer by Keysight PDN Analyzer for DC Power Integrity
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高電力設計用のPCBトレース幅と電流の関係表 高電力設計用のPCBトレース幅と電流の関係表 1 min Blog PCB設計者 電気技術者 PCB設計者 PCB設計者 電気技術者 電気技術者 銅は融点が高く強力な導体ですが、温度を低く保つための工夫が必要です。これは、温度を特定の制限内に保つために、電源レールの幅を適切にサイズ設定する必要がある箇所です。ただし、ここでは、特定のトレースを流れる電流を考慮する必要があります。電源レール、高電圧コンポーネント、および熱に敏感な基板のその他の部分を使用する場合、レイアウトで使用する必要がある電源トレース幅を、PCBトレース幅と電流の関係表を参照して決定できます。 もう1つのオプションは、IPC-2152/IPC-2221規格の計算機を使用することです。また、PCBトレース幅と電流の関係表は必ずしもすべてを網羅しているわけではないため、IPC規格の等価トレース幅と電流のグラフの読み方を知っておくと役立ちます。この記事で必要なリソースを確認します。 高電流設計で低温を保つ PCB設計と配線においてよく浮かぶ質問の1つは、任意の電流に合わせてデバイスの温度を特定の制限内に維持するため、またはその逆の状況で求められる推奨電源トレース幅を決定することです。典型的な運用上の目標は、基板の導体温度上昇を10～20°C以内に保つことです。また、高電流設計における目標は、温度上昇が必要とされる動作電流の制限内に収まるようにトレース幅と銅箔重量を調整することです。 IPCは、特定の入力電流に対するPCBトレースの温度上昇を適切にテスト・計算するための規格を開発しました。これらの規格がIPC-2221およびIPC-2152であり、どちらにもこれらのトピックに関する大量の情報が含まれています。明らかに、これらの規格が対象としているものは極めて広範で、ほとんどの設計者は、すべてのデータを解析してトレース幅と電流の関係を明確にする時間がありません。そこで、こちらで、電流と温度上昇を関連付けるのに役立ついくつかのリソースをまとめました。 トレース幅と電流の関係表（ 下記参照） トレース温度上昇用 IPC-2221計算機 トレース温度上昇用 IPC-2152計算機 以下の動画では、関連するIPC規格について概説し、予測力と適用性に関してそれらがどのように異なるかを説明しています。また、電流制限を計算するためのリソースや、特定の入力電流に対して予想されるトレース温度の上昇も示しています。 PCBトレース幅と電流の関係表 IPC 2152規格は、トレースとビアのサイズを決定する第一歩となります。これらの規格で指定されている式は、特定の温度上昇に対する電流制限を計算するための簡単なものですが、制御されたインピーダンス配線は考慮されていません。とは言え、PCBトレース幅と電流の関係表を参照することは、PCBトレース幅/断面積を決定する優れた方法です。これにより、トレースで許容される電流の上限を効果的に決定できます。これを使用して、制御されたインピーダンス配線用のトレースのサイズを決定できます。 高電流で動作する基板で温度上昇が非常に大きな値に達すると、基板の電気的特性が高温で対応する変化を示すことがあります。基板の電気的および機械的特性は温度によって変化し、基板は高温で長時間使用すると変色したり壊れやすくなったりします。そのため、私の知り合いである設計者たちは、温度上昇が10°C以内に収まるようにトレースのサイズを決めています。これを行うもう1つの理由は、特定の動作温度を考慮するのではなく、幅広い周囲温度に対応するためです。 以下のPCB電源トレース幅と電流の関係表は、銅箔重量1 オンス/平方フィートで温度上昇を10°Cに制限する多くのトレース幅と対応する電流値を示しています。PCBのトレースサイズの決定方法に関する説明は以上です。 電流 (A) 記事を読む
PDNインピーダンス解析、およびモデリング：回路図からレイアウトまで 1 min Blog シグナルインテグリティーはよく話題になりますが、シグナルインテグリティーはパワーインテグリティーと密接に関連しています。これは、電源/電圧レギュレーターからのスイッチングノイズまたはリップルを減らすだけではありません。PCB内のPDNのインピーダンスにより、基板のコンポーネントが電源の問題が原因で設計どおりに機能しなくなる設計上の問題が明らかになります。 ここでは、PDNインピーダンス解析の基本モデルについて理解していきます。PDNインピーダンスのある程度、正確なモデルを構築できれば、コンポーネントに適したデカップリング ネットワークを設計し、PDNのインピーダンスを許容範囲内に保持できます。 PDNインピーダンス解析を行う理由 この記事をご覧の高速、および高周波設計者の方は、この質問に対する答えを既にご存じだと思います。しかし、技術的な需要の高まりに合わせ、全ての設計者が予想より早く高速および高周波設計者になることが考えられるため、PDNインピーダンスがPCBの信号の動作に与える影響を理解しておくことが重要です。残念なことに、この情報は必ずしも1つの場所に適切にまとめているわけではないため、ここで詳しく説明したいと思います。 簡単にまとめると、PDNインピーダンスは回路の次の側面に影響します。 電源バスノイズ。PCBの過渡電流が原因で生じる電圧リップル。PDNインピーダンスは周波数の関数であるため、スイッチングによって生じる電圧リップルも周波数の関数になることに注意してください。これらの過渡電流は、電圧レギュレーターからの出力のノイズレベルに関係なく発生する可能性があります。 電源バスノイズの減衰。場合によっては、電源バス上のリップルがリンギング（減衰不足過渡振動）として示されることがあります。これは、デカップリング コンデンサーのサイズが適切でない場合、またはデカップリング ネットワークでデカップリング コンデンサーの自己共振周波数が考慮されていない場合に発生する可能性がある1つの問題です。 必要なレベルのデカップリング。従来、コンデンサーは自己共振周波数が相対的に低い（100MHz以下）ために、TTLと高速のロジックファミリーを使用するPCBでデカップリングを確保するには不十分でした。そのため、設計者はデカップリングを確保するのに十分な静電容量を提供するために、プレーン間静電容量を使用していました。自己共振周波数がGHzの新しいコンデンサーを利用すれば、高速/高周波PCBでデカップリングを十分提供することができます。 電流リターンパス。リターン電流は最小抵抗（DC電流の場合）または最小リアクタンス（AC電流の場合）の経路をたどります。グラウンド ネットワークのインピーダンスはスペースによって異なり、信号トレースとPDN間の寄生結合に一部、依存します。 IRドロップ。電源およびリターン電流のDC部分では、PDNを構成する導体の固有抵抗により一定の損失が生じます。以下の画像はPDN解析結果の例で、特定の信号トレースの下を通るリターン電流と、同じGNDプレーンのDC電流を示しています。 タイミングジッター。信号の伝播時間は有限であるため、デカップリング コンデンサー、およびレギュレーターから引き出される電流がスイッチング コンポーネントに到達するまで時間がかかります。これらの信号がコンポーネントに到達すると、出力信号に干渉し、信号の立ち上がり時間にジッターを発生させる可能性があります。一般的に、パワーレールのノイズによるタイミングジッターは、ノイズの強度、およびレギュレーターとコンポーネント間の長さに応じて増加します。長いパワーレールでは、タイミングジッターが数ナノ秒で数百に達して、データの同期がとれなくなり、ビットエラー率が増加する可能性があります。 このPDNアナライザー出力の信号トレースに注目 PDNインピーダンス解析の簡略モデル 記事を読む
高速信号の長さ合わせ：トロンボーン、アコーディオン、およびノコギリ波チューニング 高速信号のための長さマッチング：トロンボーン、アコーディオン、およびノコギリ波チューニング 1 min Thought Leadership 昔々、高速信号の長さ合わせガイドラインは、異なるトレース長調整スキームを手動で適用しながら生産的に作業できるほどのスキルを持った設計者を必要としていました。今日の最先端のインタラクティブルーティング機能を備えた現代のPCB設計ツールでは、設計者はもはやPCBレイアウトで長さ調整構造を手動で描き出す必要はありません。設計者が残された選択肢は、どの長さ合わせスキームを使用するかを決定することです：トロンボーン、アコーディオン、またはノコギリ波ルーティング。 では、これらの異なるオプションの中で、あなたの高速設計に最適なのはどれでしょうか？十分に幅の広いトレース（つまり、HDI領域ではない）とGHz近くの帯域制限された信号を使用する場合、mmWaveやサブmmWave領域でアナログ信号を扱う際に見られる複雑な共振問題について心配する必要はありません。しかし、高速PCB設計における長さ合わせを行う際には、伝送線と信号完全性の振る舞いに関していくつかの重要な点を考慮する必要があります。 高速信号のための長さ合わせオプション パラレルバスで複数の信号間の長さ調整が必要である場合や、単に差動ペアの両端を長さ合わせする必要がある場合でも、何らかの方法で長さ調整を行う必要があります。低速では、これらの信号の立ち上がり時間が長いため、異なる長さマッチングスタイル間の違いは表面的です。これらの違いは、エッジレートが速くなるとより明確になり、長さ調整構造に入力するインピーダンスが目立ち始め、高周波でのさまざまな構造におけるモード変換の異なるレベルを生み出し始めます。 長さ調整オプションを選択する際には、2つの重要な点を考慮する必要があります： バスは単端か、それとも並列か？ バスのインピーダンスは制御されていますか？ どれくらいの不一致が許容されますか？ 長さ調整構造は常に3つの問題を引き起こします：入力 奇モードインピーダンスの不一致、NEXT、および 差動ペアのモード変換。以下に、高速PCBレイアウトで見られる3つの一般的な長さ調整オプションを紹介します。 ソートゥース調整 長さ調整の最も一般的な例は、ギザギザ調整とも呼ばれることがある鋸歯状調整です。ここに含まれるガイドラインは、この長さ調整構造の元々の意図を反映しており、それはモード変換を制限し、拡張セクション間のクロストークの出現を抑えることです。 下の鋸歯状調整の例では、トレースに沿って滑らかな曲がりがありません。トレースは、下に示されているように、正確に間隔を空けるべきです。まず、「S-2S」ルールが下で使用されています。これは元々、長さ調整されたトレースの長さに沿って 45度の曲がりが使用されることを保証するために意図されていました。「3W」ルール（同名のクロストーク防止ルールと混同しないでください！）は実際には上限であり、鋸歯状の拡張部分の長さはWから3Wの範囲であることができますが、このルールに関してはガイドラインによって異なる場合があります。これらの寸法は、トレースの長さに沿った任意のインピーダンス不連続を最小限に抑えるために使用されます。 高速信号のための鋸歯状長さマッチング：「3W」ルール。 アコーディオン調整 アコーディオンチューニングは、しばしば蛇行長チューニングとも呼ばれます。上で示された斜めの延長を使用するのではなく、直線トレースに沿って追加のチューニング長さをより小さな距離に収めるために直交延長が使用されます。 以下に示すレイアウトは、異なる距離の複数のトレース延長を使用しています。この方法は、多くの単一終端信号の並列バスを含むアプリケーションでよく見られます。典型的な例はDDRです。これらの信号は時間内での同期が必要ですが、これらのトレースは差動バスの一部ではないため、トレースのペア間で厳密な位相要件はありません。したがって、長さチューニングセクションをどこに配置しても、受信コンポーネントは差動モードノイズと共通モードノイズを区別しないため、問題ありません。これが、DDRインターフェースの典型的なルーティングが以下のようなルーティングになる理由です。 高速信号のためのアコーディオン長さマッチング。 記事を読む
高速PCB設計においては、グラウンドプレーンのギャップを横切ってはいけません 高速PCB設計においては、グラウンドプレーンのギャップを横切ってはいけません 1 min Blog PCB設計者 PCB設計者 PCB設計者 電子機器やPCBのフォーラムをよく閲覧していますが、同じ質問が何度も何度もされています。なぜグラウンドプレーンの割れ目を越えてトレースを引いてはいけないのか？この質問は、ハイスピードPCB設計にちょうど足を踏み入れたばかりのプロのデザイナーからメーカーまで、誰もが尋ねます。プロの信号完全性エンジニアにとって、答えは明らかでしょう。 長年のPCBレイアウトエンジニアであろうと、たまにデザインする人であろうと、この質問への答えを理解することは役立ちます。答えは常に絶対的な表現で枠付けられます。PCB設計の質問に絶対的な用語で答えることはあまり好きではありませんが、この場合は答えが明確です：グラウンドプレーンの隙間を越えて信号をルーティングしてはいけません。さらに詳しく掘り下げて、なぜグラウンドプレーンの隙間を越えてトレースを引いてはいけないのか理解しましょう。 グラウンドプレーンの隙間：低速および高速設計 この質問に答えるには、DC、低速、高速での信号の振る舞いを考慮する必要があります。これは、各タイプの信号がこの基準面で異なるリターンパスを誘導するためです。信号がたどるリターンパスは、基板内で生成されるEMIに及ぼす重要な影響、および特定の回路がEMIに対してどれほど感受性を持つかについて、いくつか重要な影響を及ぼします。PCB内でリターンパスがどのように形成されるかをよりよく理解するために、 この記事と、Francesco Podericoからの 役立つガイドをご覧ください。 PCB内でリターン電流がどのように形成されるかを理解すれば、それがEMIと信号の整合性にどのように影響するかを見るのは簡単です。ここで重要な理由です—そしてそれはグラウンドプレーンのギャップを越えるルーティングに関連しています。ボード内のリターン電流によって形成されるループは、2つの重要な振る舞いを決定します： EMIの感受性。回路内の供給電流とリターン電流によって作られるループは、ボードのEMIに対する感受性を決定します。大きな電流ループを持つ回路は、より大きな寄生インダクタンスを持ち、放射されるEMIに対してより感受性が高くなります。 スイッチング信号におけるリンギング。回路内の寄生インダクタンスは、信号がレベル間で切り替わる際の 過渡応答の減衰レベルを決定します。回路内の寄生キャパシタンスと併せて考えると、これら二つの量は過渡応答の自然周波数と減衰振動周波数を決定します。 DC、低速、高速信号を詳しく見てみましょう： DC電圧/電流 基板がDC電源で動作する場合、リターン電流は信号トレースの直下ではなく、供給リターンポイントに直線的に戻るため、リターンパスを実質的に制御することはできません。これは、大きな寄生インダクタンスのために基板がEMIに弱くなることを意味します。電源が切り替わらないため、過渡振動がないと思われがちですが、マイクロストリップトレースがグラウンドプレーンのギャップを越えてルーティングされている場合でも、EMIの感受性の問題は依然として存在します。DCループのインダクタンスをできるだけ低く保つべきであり、ループインダクタンスを減らすためには、グラウンドプレーンのギャップを越えるルーティングを避けるのが最善です。 低速信号 DC信号と同様に、リターンパスは回路のループインダクタンスを決定し、これが EMI感受性および過渡応答の減衰を決定します。ループインダクタンスが大きい場合、減衰率は低くなり、DC信号の場合と同様に、グラウンドプレーンのギャップを越えてルーティングするとループインダクタンスが増加し、信号の整合性、電力の整合性、およびEMIに影響を与えます。 残念ながら、低速信号はある種の遺物であり、TTL以上の速度のロジックを使用するすべてのボードは高速回路として振る舞います。低速信号（一般に数十nsの立ち上がり時間とそれより遅い）では、特定の回路のリンギング振幅は通常、低く抑えられていたため、気づかれないことが多かったです。したがって、信号がグラウンドプレーンのギャップを越えてルーティングされない限り、ループインダクタンスは通常、激しいリンギング、EMI感受性、および関連する電力整合性の問題を防ぐのに十分に低かったです（下記参照）。 高速信号 低速で動作するように設計された基板に高速信号を流すと、与えられた回路ループのインダクタンスに対して、リンギングの振幅が大きくなります。これは、基板内のループインダクタンスをできるだけ小さく保つ必要性を再び示しています。目標は、与えられた相互接続においてリンギングの振幅を減少させるために、できるだけ多くの減衰を提供することです。再び、グラウンドプレーンのギャップを越えてルーティングすることで、ループインダクタンスの増加を避けることができます。さらに、高速回路を運ぶ信号層の下にグラウンドプレーンを配置することで、相互接続全体を通じてループインダクタンスができるだけ低くなるようにする必要があります。 記事を読む
PDNにおけるデカップリング、インダクタンス、および抵抗の役割 PDNにおけるデカップリング、インダクタ、および抵抗の役割 1 min Thought Leadership RFデカップリングキャパシタの役割とは何ですか？私のPCBにデカップリング回路が必要ですか？一部の設計者は、電力分配ネットワークを設計する際に、デカップリング、インダクタンス、および抵抗の役割を見落とすことがあります。 記事を読む
デジタルICにはどのサイズのデカップリングコンデンサを使用すべきですか？ デカップリングコンデンサの計算：デジタルICにはどのサイズを使用すべきですか？ 1 min Blog これらのデカップリングコンデンサは適切なサイズですか？ PCB設計ガイドライン、特に高速デジタル設計の「専門家」が繰り返し指摘することの一つに、適切なデカップリングコンデンサのサイズを見つける必要性があります。これは、これらのコンデンサがPDNで何をすることが期待されているのか、また電源の整合性を保証する上での彼らの役割を完全に理解せずに対処されることがあります。また、デジタル集積回路の電源ピンとグラウンドピンをブリッジするために、3つのコンデンサ（通常は1 nF、10 nF、100 nFなど）を配置するという数十年前のガイドラインをデフォルトとするアプリケーションノートも多く見かけます。過去には、これで十分だったかもしれません。高速デジタルコンポーネントで生じる電源の整合性の問題は、コア電圧に干渉するほど悪くなかったので、3つのコンデンサが行う仕事は十分でした。 今日の高速集積回路は、複数の出力を持ち、コア電圧が低い（1.0Vまで低い）ため、昔の遅いコンポーネントよりもはるかに厳しいノイズ制約を持っています。厳しいノイズ制約とは、より正確なデカップリングが必要であることを意味します。このため、今日の比較的強力なMCUやその他多くのデジタルコンポーネントを扱う設計者は、デカップリングキャップを適切にサイズする方法を知っておく必要があります。では、最良の方法は何でしょうか？一般的に、これを行う方法は2つあります。それぞれを見て、デカップリングキャパシタの値を計算する方法と、なぜ古い「3つのデカップリングキャパシタの神話」が現代の高速デジタル設計では関係ないのかを見てみましょう。 等価キャパシタモデルの理解 デジタル設計に必要なデカップリングキャパシタのサイズを決定する前に、キャパシタの基本的な回路モデルを理解する必要があります。キャパシタが理論通りに振る舞うと思いたいところですが、実際にはそうではありません。すべてのキャパシタには、そのインピーダンススペクトルを定義するリード上にある程度のインダクタンスがあり、これは実験的に直列RLCネットワークとしてモデル化されます： キャパシタをモデル化するための等価RLC回路 このモデルでは、ESRとESLはそれぞれ等価直列抵抗と等価直列インダクタンスです。Cの値は、コンポーネントのデータシートに記載されているキャパシタンスとして取ることができます。最後に、Rの値はキャパシタを形成する誘電体の導電率を考慮しています。これは、キャパシタが充電されて回路から取り外された後に発生する一時的な漏れ電流を考慮しています。この値は通常、無視できるほど大きいです。 このモデルでRを無視すると、値（ESR/(2*ESL)）は、回路の端に接続された負荷が0オームであると仮定した場合の等価回路の減衰定数です。これは、回路がフル充電/放電下で入力電圧の変化に対応するために必要な最小時間です。キャパシタのデータシートには減衰定数は記載されていませんが、代わりに下記のようなインピーダンススペクトルグラフを示しています。必要であれば、データシートのESLとESRの値を使用して減衰定数を計算することができます。 最後に、 すべての実際のキャパシタには自己共振周波数があり、任意の直列RLC回路の値と等しく、この場合は次のとおりです： 自己共振周波数は、インピーダンススペクトルグラフで確認できます。以下に、実際のAVXキャパシタの例を示します。 デカップリングキャパシタは実際に何をするのか？ これは、デジタル集積回路の電力整合性を保証するためにデカップリングキャパシタが必要な理由を理解するのに非常に役立つ素晴らしい質問です。全てのキャパシタは、直流電源に接続されたときに平衡状態で電荷を蓄えます。キャパシタ内の板は充電され、総電荷量はQ = CVに等しくなります。もしVが変動したり少し落ちたりすると、その電荷Qの一部が放出され、小さな電池のように負荷に供給されます。 デジタル回路に接続された実際のコンデンサーで生じる問題は、電圧降下が単一の周波数で発生しないことです。ソース電圧の時間依存の変動や回路への突然の電流バーストは、オシロスコープ上で鋭いエッジレートを持つスパイクのように見えることがよくあります。これは、その信号に関連するパワースペクトラムが一連の周波数にわたって広がり、自己共振と重なることを意味します。結果として、コンデンサーは応答して放電し、 電源バス上に一過性の振動を引き起こします。この電力が電源バス上のデジタルコンデンサICによってPDNに引き込まれる場合、電源バス上の一過性は電源ピンでのリンギングとして現れます。しかし、適切なデカップリングコンデンサのサイズと数が選択されれば、この変動は最小限に抑えることができます。これが、3つのコンデンサの持続的なガイドラインがある理由です。それは、安定した電力を確保しようとする際に、最も悪くない配置とサイズ付けです。 記事を読む
10 Symptoms of a Bad PDN 問題のあるPDNにおける10項目の兆候 1 min Whitepapers パワーインテグリティとは 「DCパワーインテグリティー」という言葉をそのまま受け取ると、ごく単純なトピックのように思われます。実際は、プリント基板上の各コンポーネントに、必要に応じて必要な電力(電流および電圧)を確実に供給する必要があるだけです。しかし、それはほんの表面的なことです。新たな現実はもう少し複雑です。ピッチの細かいデバイスパッケージを扱う仕事を始めると、前述のデバイスの製造上の制約や電力要件が、ほとんど容認されないものです。全ての電源ピンに必要な電流を得ることが難しいばかりでなく、複数の電源電圧を扱うことになります。つまり、レイヤー数の多いPCBが必要である場合以外は、さまざまなスプリットプレーンを通じてデバイスへの電力を得る必要があります。そしてそこにトラブルが発生するのです。 適切な電源分配ネットワーク(PDN)を計画し、設計する必要があります。多くの設計者にとって、PDNはPCB設計プロセスにおいて異質でやっ かいな部分です。実際のPDN構築はかなり要求が厳しく、特殊なトレーニングや経験を要する可能性があるため、まさにそのように言えます。一方で、電源分配ネットワークのパフォーマンスの最適化はそれほど複雑ではありません。実際、PDNの最適化の基本目標は、各負荷に対して十分な電流および電圧を供給して動作要件を満たすという、PCB設計プロセスと同じくらい単純なものである可能性があります。各電源と対応する負荷の間に十分な金属を確保することは、PDNのパフォーマンスに関してPCBで最も重要な点です。 今やパワーインテグリティは目新しい問題ではありません。実際のところ長らくよく耳にする話題でしたが、真剣な問題として取り上げられるようになったのはここ数年のことです。主な原因は、基板がますます小型化していることです。ウェアラブルがよい例です。スマートウォッチは、ワイヤレス接続、 バッテリー、画面の全てが小さなパッケージに組み込まれた小型コンピューターを手首に装着するものです。これは信じられないことです！ますます小型化する製品を探求することで、電源の電圧許容差がより厳しくなる一方、より大きな電流が流れるコンポーネントの密度は高くなりま す。そして、全ての操作段階でそれらのコンポーネントに適切な電力を供給できる必要があります。 何が問題か パワーインテグリティの問題は単純で、コンポーネントが必要に応じて必要な電力を得ることができない状況になることです。この問題を解決する ことが本当にそれほど難しいのでしょうか？銅箔やビアを追加すれば解決します。ただしビアや銅箔の追加は問題解決には役立つかもしれませんが、いつでもできるわけではありません。 銅箔に関して言えば、温度であれ電圧であれ発生する可能性のある問題に対処するため、基板へ銅箔をできるだけ大量に塗布したいと思うかもしれませんが、そのような時代は終わりました。サーバーの設計ですら非常に高密度になり、基板面積は、過度に保守的な設計慣習によって無駄使いできない貴重な要素になっています。電源供給用の金属は全て「不可欠」であり、レイヤーを追加したり基板サイズを大きくする余裕はありません。これは、今日特にIoTやウェアラブルに当てはまり、従うべきフォームファクターになっています。 (※続きはPDFをダウンロードしてください) 今すぐAltium Designerの拡張機能である PDN Analyzer の無償評価版をリクエストして、世界最高のPCB設計ソリューションをお試しください！ 記事を読む