Power Analyzer by Keysight

Power integrity analysis at design time.

パワーインテグリティ

Filter
0 Selected Tags by Type 0 Selected 全て Software 0 Selected 全て Clear ×
Clear
0 Selected Tags by Type
0 Selected Software
SMPS回路設計:どのスイッチング周波数を使用するか? Thought Leadership SMPS回路設計:どのスイッチング周波数を使用するか? ネットワークスイッチの電源供給 電力エレクトロニクスおよびスイッチングモード電源(SMPS)の設計者は、高いスイッチング周波数を使用するとシステム内のスイッチング損失が増加する可能性があることを知っておくべきです。しかし、電源とそれに含まれるコンポーネントの小型化を推進する中で、設計者はSMPS回路設計において高いスイッチング周波数を使用することが求められます。これにより、スイッチング損失やノイズがシステム内で深刻な問題となることがあります。 ほとんどのエンジニアリングの決定と同様に、適切なスイッチング周波数を選択することは、コンポーネントのサイズを小さくする、損失を減らす、ノイズを取り除くというトレードオフのセットを伴います。これら3つを同時に達成することは難しい、または不可能です。しかし、賢いPCBレイアウトの決定を行うことで、SMPS回路における高周波数とエッジレートの必要性と、ノイズを最小限に抑える必要性とのバランスを取ることができます。 SMPS回路における周波数、損失、ノイズの最適化 SMPSがより小さなコンポーネントで動作するためには、スイッチングPWM信号を高い周波数で動作させる必要があります。出力インダクタ、キャパシタ、およびダイオードは、出力を通じてDC電力を伝達するように設計されており、スイッチングノイズ、入力電圧からの残留リップル(例えば、整流回路からのもの)、および入力に存在する可能性のある任意の不要な高調波をフィルタリングします。言い換えると、出力はある特定の帯域幅内でローパスフィルター(実際には、これはRLCバンドパスフィルターです)のように機能します。このフィルターのロールオフ周波数を定義することができます(スイッチングデジタル信号のニー周波数と混同しないでください)。 PWMスイッチングノイズが出力を通じて伝播するのを防ぐためには、PWMスイッチング周波数は回路のロールオフ周波数よりも大きくなければなりません。SMPS回路でバックまたはブーストトポロジーを使用している場合でも、出力のロールオフ周波数は出力キャパシタンスとインダクタンスに反比例します。 言い換えると、十分に高いPWMスイッチング周波数を使用すれば、SMPS回路でより小さなコンポーネントを使用できます。 バックブーストSMPS回路図 一般的に、SMPS回路におけるPWM信号の切り替え周波数が損失の主要な決定要因であり、それが熱に変換されると考えられています。高い周波数を使用する際のこの問題は正しいですが、周波数だけがMOSFETの損失を決定する唯一のパラメータではありません。実際には、SMPS回路で使用されるパワーMOSFETでは、エッジレートがSMPS回路の発熱損失の重要な決定要因です。 回路要素が理想的であるとは限りませんが、適切でない場合にそれらをそう扱いがちです。上記のMOSFETにも同じことが当てはまります。PWM信号が0Vに落ちたとき、MOSFETが完全にオフにならず、エッジレートが遅すぎると導通し続けることがあります。PWM信号のエッジレートを上げると、MOSFETは完全にサイクルされ、OFF状態での導通が少なくなります。これは、実際には切り替え周波数を高い値に設定しても、電力損失を減少させます。 高いPWM周波数と速いPWMエッジレートの組み合わせにより、SMPS回路で使用されるコンポーネントを小さくすることができます。電力損失(つまり、熱放散)が低いため、小さなヒートシンクを使用できます。しかし、高周波数のPWM信号は強く放射し、速いエッジレートは回路内で 過渡応答を引き起こします。この挙動は、MOSFETパッケージとボードレイアウトレベルでの寄生容量と寄生インダクタンスに完全に関連しています。SMPS回路が寄生インダクタンスが最小限になるようにレイアウトされていることを確認する必要があります。 賢いレイアウト選択でSMPSのノイズスパイクを減らす SMPS回路(ダウンストリームPDNを含む)の寄生インダクタンスは、SMPS回路の電圧スパイクの大きさを決定します。寄生容量もSMPS回路の電圧/電流スパイクに寄与しますが、これが支配的になるのはkVレベルで作業している場合です。寄生インダクタンスによるこの特定の電圧スパイクは、SMPSレイアウトの回路ループを占有し、コンポーネントを故障のポイントまでストレスさせる可能性があります。 高速なエッジレートを使用すると、SMPS回路に大きな過渡電流が誘導されます。 標準厚さのFR4上の比較的短いトレース(数cm)でも、約10nHの寄生インダクタンスがあります。PWM信号の急速な立ち上がりエッジと数アンペアのON電流が、数ボルトのスパイクを誘導することがあります。時間が経つにつれて、これはコンポーネントにストレスを与え、SMPSの故障につながります。 高いスイッチング周波数と速いPWMエッジレートを使用すると、このインダクターやこれらのキャパシターよりも小さいコンポーネントを使用できます。 この課題を克服することは難しい場合があり、SMPS回路の寄生成分を抽出することが必要です。これらの回路を設計する際の典型的な戦略は、機能を検証するために回路図からシミュレーションを実行し、プロトタイプを作成した後にテストを行うことです。ここで概説されたガイドラインを活用すれば、動作するデバイスを得るために必要なプロトタイピングの回数を減らすことができるでしょう。 Altium Designer®の設計ツールは、SMPS回路を設計し、製造と組み立てに持ち込むことができる強力なレイアウトを作成するのに理想的です。
高電力設計用のPCBトレース幅と電流の関係表 高電力設計用のPCBトレース幅と電流の関係表 銅は融点が高く強力な導体ですが、温度を低く保つための工夫が必要です。これは、温度を特定の制限内に保つために、電源レールの幅を適切にサイズ設定する必要がある箇所です。ただし、ここでは、特定のトレースを流れる電流を考慮する必要があります。電源レール、高電圧コンポーネント、および熱に敏感な基板のその他の部分を使用する場合、レイアウトで使用する必要がある電源トレース幅を、PCBトレース幅と電流の関係表を参照して決定できます。 もう1つのオプションは、IPC-2152/IPC-2221規格の計算機を使用することです。また、PCBトレース幅と電流の関係表は必ずしもすべてを網羅しているわけではないため、IPC規格の等価トレース幅と電流のグラフの読み方を知っておくと役立ちます。この記事で必要なリソースを確認します。 高電流設計で低温を保つ PCB設計と配線においてよく浮かぶ質問の1つは、任意の電流に合わせてデバイスの温度を特定の制限内に維持するため、またはその逆の状況で求められる推奨電源トレース幅を決定することです。典型的な運用上の目標は、基板の導体温度上昇を10~20°C以内に保つことです。また、高電流設計における目標は、温度上昇が必要とされる動作電流の制限内に収まるようにトレース幅と銅箔重量を調整することです。 IPCは、特定の入力電流に対するPCBトレースの温度上昇を適切にテスト・計算するための規格を開発しました。これらの規格がIPC-2221およびIPC-2152であり、どちらにもこれらのトピックに関する大量の情報が含まれています。明らかに、これらの規格が対象としているものは極めて広範で、ほとんどの設計者は、すべてのデータを解析してトレース幅と電流の関係を明確にする時間がありません。そこで、こちらで、電流と温度上昇を関連付けるのに役立ついくつかのリソースをまとめました。 トレース幅と電流の関係表( 下記参照) トレース温度上昇用 IPC-2221計算機 トレース温度上昇用 IPC-2152計算機 以下の動画では、関連するIPC規格について概説し、予測力と適用性に関してそれらがどのように異なるかを説明しています。また、電流制限を計算するためのリソースや、特定の入力電流に対して予想されるトレース温度の上昇も示しています。 PCBトレース幅と電流の関係表 IPC 2152規格は、トレースとビアのサイズを決定する第一歩となります。これらの規格で指定されている式は、特定の温度上昇に対する電流制限を計算するための簡単なものですが、制御されたインピーダンス配線は考慮されていません。とは言え、PCBトレース幅と電流の関係表を参照することは、PCBトレース幅/断面積を決定する優れた方法です。これにより、トレースで許容される電流の上限を効果的に決定できます。これを使用して、制御されたインピーダンス配線用のトレースのサイズを決定できます。 高電流で動作する基板で温度上昇が非常に大きな値に達すると、基板の電気的特性が高温で対応する変化を示すことがあります。基板の電気的および機械的特性は温度によって変化し、基板は高温で長時間使用すると変色したり壊れやすくなったりします。そのため、私の知り合いである設計者たちは、温度上昇が10°C以内に収まるようにトレースのサイズを決めています。これを行うもう1つの理由は、特定の動作温度を考慮するのではなく、幅広い周囲温度に対応するためです。 以下のPCB電源トレース幅と電流の関係表は、銅箔重量1 オンス/平方フィートで温度上昇を10°Cに制限する多くのトレース幅と対応する電流値を示しています。PCBのトレースサイズの決定方法に関する説明は以上です。 電流 (A)
高速信号の長さ合わせ:トロンボーン、アコーディオン、およびノコギリ波チューニング Thought Leadership 高速信号のための長さマッチング:トロンボーン、アコーディオン、およびノコギリ波チューニング 昔々、高速信号の長さ合わせガイドラインは、異なるトレース長調整スキームを手動で適用しながら生産的に作業できるほどのスキルを持った設計者を必要としていました。今日の最先端のインタラクティブルーティング機能を備えた現代のPCB設計ツールでは、設計者はもはやPCBレイアウトで長さ調整構造を手動で描き出す必要はありません。設計者が残された選択肢は、どの長さ合わせスキームを使用するかを決定することです:トロンボーン、アコーディオン、またはノコギリ波ルーティング。 では、これらの異なるオプションの中で、あなたの高速設計に最適なのはどれでしょうか?十分に幅の広いトレース(つまり、HDI領域ではない)とGHz近くの帯域制限された信号を使用する場合、mmWaveやサブmmWave領域でアナログ信号を扱う際に見られる複雑な共振問題について心配する必要はありません。しかし、高速PCB設計における長さ合わせを行う際には、伝送線と信号完全性の振る舞いに関していくつかの重要な点を考慮する必要があります。 高速信号のための長さ合わせオプション パラレルバスで複数の信号間の長さ調整が必要である場合や、単に差動ペアの両端を長さ合わせする必要がある場合でも、何らかの方法で長さ調整を行う必要があります。低速では、これらの信号の立ち上がり時間が長いため、異なる長さマッチングスタイル間の違いは表面的です。これらの違いは、エッジレートが速くなるとより明確になり、長さ調整構造に入力するインピーダンスが目立ち始め、高周波でのさまざまな構造におけるモード変換の異なるレベルを生み出し始めます。 長さ調整オプションを選択する際には、2つの重要な点を考慮する必要があります: バスは単端か、それとも並列か? バスのインピーダンスは制御されていますか? どれくらいの不一致が許容されますか? 長さ調整構造は常に3つの問題を引き起こします:入力 奇モードインピーダンスの不一致、NEXT、および 差動ペアのモード変換。以下に、高速PCBレイアウトで見られる3つの一般的な長さ調整オプションを紹介します。 ソートゥース調整 長さ調整の最も一般的な例は、ギザギザ調整とも呼ばれることがある鋸歯状調整です。ここに含まれるガイドラインは、この長さ調整構造の元々の意図を反映しており、それはモード変換を制限し、拡張セクション間のクロストークの出現を抑えることです。 下の鋸歯状調整の例では、トレースに沿って滑らかな曲がりがありません。トレースは、下に示されているように、正確に間隔を空けるべきです。まず、「S-2S」ルールが下で使用されています。これは元々、長さ調整されたトレースの長さに沿って 45度の曲がりが使用されることを保証するために意図されていました。「3W」ルール(同名のクロストーク防止ルールと混同しないでください!)は実際には上限であり、鋸歯状の拡張部分の長さはWから3Wの範囲であることができますが、このルールに関してはガイドラインによって異なる場合があります。これらの寸法は、トレースの長さに沿った任意のインピーダンス不連続を最小限に抑えるために使用されます。 高速信号のための鋸歯状長さマッチング:「3W」ルール。 アコーディオン調整 アコーディオンチューニングは、しばしば蛇行長チューニングとも呼ばれます。上で示された斜めの延長を使用するのではなく、直線トレースに沿って追加のチューニング長さをより小さな距離に収めるために直交延長が使用されます。 以下に示すレイアウトは、異なる距離の複数のトレース延長を使用しています。この方法は、多くの単一終端信号の並列バスを含むアプリケーションでよく見られます。典型的な例はDDRです。これらの信号は時間内での同期が必要ですが、これらのトレースは差動バスの一部ではないため、トレースのペア間で厳密な位相要件はありません。したがって、長さチューニングセクションをどこに配置しても、受信コンポーネントは差動モードノイズと共通モードノイズを区別しないため、問題ありません。これが、DDRインターフェースの典型的なルーティングが以下のようなルーティングになる理由です。 高速信号のためのアコーディオン長さマッチング。
高速PCB設計においては、グラウンドプレーンのギャップを横切ってはいけません 高速PCB設計においては、グラウンドプレーンのギャップを横切ってはいけません 電子機器やPCBのフォーラムをよく閲覧していますが、同じ質問が何度も何度もされています。なぜグラウンドプレーンの割れ目を越えてトレースを引いてはいけないのか?この質問は、ハイスピードPCB設計にちょうど足を踏み入れたばかりのプロのデザイナーからメーカーまで、誰もが尋ねます。プロの信号完全性エンジニアにとって、答えは明らかでしょう。 長年のPCBレイアウトエンジニアであろうと、たまにデザインする人であろうと、この質問への答えを理解することは役立ちます。答えは常に絶対的な表現で枠付けられます。PCB設計の質問に絶対的な用語で答えることはあまり好きではありませんが、この場合は答えが明確です:グラウンドプレーンの隙間を越えて信号をルーティングしてはいけません。さらに詳しく掘り下げて、なぜグラウンドプレーンの隙間を越えてトレースを引いてはいけないのか理解しましょう。 グラウンドプレーンの隙間:低速および高速設計 この質問に答えるには、DC、低速、高速での信号の振る舞いを考慮する必要があります。これは、各タイプの信号がこの基準面で異なるリターンパスを誘導するためです。信号がたどるリターンパスは、基板内で生成されるEMIに及ぼす重要な影響、および特定の回路がEMIに対してどれほど感受性を持つかについて、いくつか重要な影響を及ぼします。PCB内でリターンパスがどのように形成されるかをよりよく理解するために、 この記事と、Francesco Podericoからの 役立つガイドをご覧ください。 PCB内でリターン電流がどのように形成されるかを理解すれば、それがEMIと信号の整合性にどのように影響するかを見るのは簡単です。ここで重要な理由です—そしてそれはグラウンドプレーンのギャップを越えるルーティングに関連しています。ボード内のリターン電流によって形成されるループは、2つの重要な振る舞いを決定します: EMIの感受性。回路内の供給電流とリターン電流によって作られるループは、ボードのEMIに対する感受性を決定します。大きな電流ループを持つ回路は、より大きな寄生インダクタンスを持ち、放射されるEMIに対してより感受性が高くなります。 スイッチング信号におけるリンギング。回路内の寄生インダクタンスは、信号がレベル間で切り替わる際の 過渡応答の減衰レベルを決定します。回路内の寄生キャパシタンスと併せて考えると、これら二つの量は過渡応答の自然周波数と減衰振動周波数を決定します。 DC、低速、高速信号を詳しく見てみましょう: DC電圧/電流 基板がDC電源で動作する場合、リターン電流は信号トレースの直下ではなく、供給リターンポイントに直線的に戻るため、リターンパスを実質的に制御することはできません。これは、大きな寄生インダクタンスのために基板がEMIに弱くなることを意味します。電源が切り替わらないため、過渡振動がないと思われがちですが、マイクロストリップトレースがグラウンドプレーンのギャップを越えてルーティングされている場合でも、EMIの感受性の問題は依然として存在します。DCループのインダクタンスをできるだけ低く保つべきであり、ループインダクタンスを減らすためには、グラウンドプレーンのギャップを越えるルーティングを避けるのが最善です。 低速信号 DC信号と同様に、リターンパスは回路のループインダクタンスを決定し、これが EMI感受性および過渡応答の減衰を決定します。ループインダクタンスが大きい場合、減衰率は低くなり、DC信号の場合と同様に、グラウンドプレーンのギャップを越えてルーティングするとループインダクタンスが増加し、信号の整合性、電力の整合性、およびEMIに影響を与えます。 残念ながら、低速信号はある種の遺物であり、TTL以上の速度のロジックを使用するすべてのボードは高速回路として振る舞います。低速信号(一般に数十nsの立ち上がり時間とそれより遅い)では、特定の回路のリンギング振幅は通常、低く抑えられていたため、気づかれないことが多かったです。したがって、信号がグラウンドプレーンのギャップを越えてルーティングされない限り、ループインダクタンスは通常、激しいリンギング、EMI感受性、および関連する電力整合性の問題を防ぐのに十分に低かったです(下記参照)。 高速信号 低速で動作するように設計された基板に高速信号を流すと、与えられた回路ループのインダクタンスに対して、リンギングの振幅が大きくなります。これは、基板内のループインダクタンスをできるだけ小さく保つ必要性を再び示しています。目標は、与えられた相互接続においてリンギングの振幅を減少させるために、できるだけ多くの減衰を提供することです。再び、グラウンドプレーンのギャップを越えてルーティングすることで、ループインダクタンスの増加を避けることができます。さらに、高速回路を運ぶ信号層の下にグラウンドプレーンを配置することで、相互接続全体を通じてループインダクタンスができるだけ低くなるようにする必要があります。
デジタルICにはどのサイズのデカップリングコンデンサを使用すべきですか? デカップリングコンデンサの計算:デジタルICにはどのサイズを使用すべきですか? これらのデカップリングコンデンサは適切なサイズですか? PCB設計ガイドライン、特に高速デジタル設計の「専門家」が繰り返し指摘することの一つに、適切なデカップリングコンデンサのサイズを見つける必要性があります。これは、これらのコンデンサがPDNで何をすることが期待されているのか、また電源の整合性を保証する上での彼らの役割を完全に理解せずに対処されることがあります。また、デジタル集積回路の電源ピンとグラウンドピンをブリッジするために、3つのコンデンサ(通常は1 nF、10 nF、100 nFなど)を配置するという数十年前のガイドラインをデフォルトとするアプリケーションノートも多く見かけます。過去には、これで十分だったかもしれません。高速デジタルコンポーネントで生じる電源の整合性の問題は、コア電圧に干渉するほど悪くなかったので、3つのコンデンサが行う仕事は十分でした。 今日の高速集積回路は、複数の出力を持ち、コア電圧が低い(1.0Vまで低い)ため、昔の遅いコンポーネントよりもはるかに厳しいノイズ制約を持っています。厳しいノイズ制約とは、より正確なデカップリングが必要であることを意味します。このため、今日の比較的強力なMCUやその他多くのデジタルコンポーネントを扱う設計者は、デカップリングキャップを適切にサイズする方法を知っておく必要があります。では、最良の方法は何でしょうか?一般的に、これを行う方法は2つあります。それぞれを見て、デカップリングキャパシタの値を計算する方法と、なぜ古い「3つのデカップリングキャパシタの神話」が現代の高速デジタル設計では関係ないのかを見てみましょう。 等価キャパシタモデルの理解 デジタル設計に必要なデカップリングキャパシタのサイズを決定する前に、キャパシタの基本的な回路モデルを理解する必要があります。キャパシタが理論通りに振る舞うと思いたいところですが、実際にはそうではありません。すべてのキャパシタには、そのインピーダンススペクトルを定義するリード上にある程度のインダクタンスがあり、これは実験的に直列RLCネットワークとしてモデル化されます: キャパシタをモデル化するための等価RLC回路 このモデルでは、ESRとESLはそれぞれ等価直列抵抗と等価直列インダクタンスです。Cの値は、コンポーネントのデータシートに記載されているキャパシタンスとして取ることができます。最後に、Rの値はキャパシタを形成する誘電体の導電率を考慮しています。これは、キャパシタが充電されて回路から取り外された後に発生する一時的な漏れ電流を考慮しています。この値は通常、無視できるほど大きいです。 このモデルでRを無視すると、値(ESR/(2*ESL))は、回路の端に接続された負荷が0オームであると仮定した場合の等価回路の減衰定数です。これは、回路がフル充電/放電下で入力電圧の変化に対応するために必要な最小時間です。キャパシタのデータシートには減衰定数は記載されていませんが、代わりに下記のようなインピーダンススペクトルグラフを示しています。必要であれば、データシートのESLとESRの値を使用して減衰定数を計算することができます。 最後に、 すべての実際のキャパシタには自己共振周波数があり、任意の直列RLC回路の値と等しく、この場合は次のとおりです: 自己共振周波数は、インピーダンススペクトルグラフで確認できます。以下に、実際のAVXキャパシタの例を示します。 デカップリングキャパシタは実際に何をするのか? これは、デジタル集積回路の電力整合性を保証するためにデカップリングキャパシタが必要な理由を理解するのに非常に役立つ素晴らしい質問です。全てのキャパシタは、直流電源に接続されたときに平衡状態で電荷を蓄えます。キャパシタ内の板は充電され、総電荷量はQ = CVに等しくなります。もしVが変動したり少し落ちたりすると、その電荷Qの一部が放出され、小さな電池のように負荷に供給されます。 デジタル回路に接続された実際のコンデンサーで生じる問題は、電圧降下が単一の周波数で発生しないことです。ソース電圧の時間依存の変動や回路への突然の電流バーストは、オシロスコープ上で鋭いエッジレートを持つスパイクのように見えることがよくあります。これは、その信号に関連するパワースペクトラムが一連の周波数にわたって広がり、自己共振と重なることを意味します。結果として、コンデンサーは応答して放電し、 電源バス上に一過性の振動を引き起こします。この電力が電源バス上のデジタルコンデンサICによってPDNに引き込まれる場合、電源バス上の一過性は電源ピンでのリンギングとして現れます。しかし、適切なデカップリングコンデンサのサイズと数が選択されれば、この変動は最小限に抑えることができます。これが、3つのコンデンサの持続的なガイドラインがある理由です。それは、安定した電力を確保しようとする際に、最も悪くない配置とサイズ付けです。
Altium Need Help?