Mobile menu
シグナルインテグリティ
SPICE: Certainty for All Decisions

Design, validate, and verify the most advanced schematics.

Learn More

シグナルインテグリティ

Filter
Clear
Tags by Type
Popular Topics
Software
高速PCB設計でシグナルインテグリティを維持するための差動ペア配線 Thought Leadership 高速PCB設計でシグナルインテグリティを維持するための差動ペア配線 配線の状態が良好でない高速信号 私は過去に、お見合いをしたことがあります。ところが、見知らぬ相手の女性は遅刻の常習犯でした。時間通りにレストランに到着した私は20分ほど待った後に、約束をすっぽかされたのだと考えました。もう待つのはやめようと思ったとき、デートの相手が現れました。彼女の到着があと5分遅ければ、私たちが出会うことはなかったでしょう。高速PCBの設計でも、これと同じようなことが起こり得ます。それは、差動ペアが正しく配線されていない場合です。片方の信号が然るべき場所に到着しても、もう片方の信号が現れなければ万事休すです。デートをすっぽかされた信号の気持ちが傷つくことはないとはいえ、シグナルインテグリティーが低下したり、回路がまったく機能しなくなったりする問題が発生します。高速信号のための信頼できる橋渡し役として、双方が予定通り出会えるように配線を行う必要があります。 差動配線に関するヒントとテクニック その後も私たちはデートを重ねましたが、私は相手が時間を守れるようにするためにいくつかのトリックを使いました。相手を騙すことは道徳的に議論の余地があるでしょう。ただし、このトリックの対象が差動ペア信号であれば、時間厳守を徹底させることでシグナルインテグリティーを確保できます。下記のヒントを参考にして、タイミングを踏まえた差動ペア配線を行いましょう。 等長配線: 等長配線は差動ペア配線の最優先事項でしょう。片方の信号を放置したまま、もう片方だけで作業を進めるのは厳禁です。差動ペアの配線長が一致しないと、タイミング差によって相殺的干渉が発生し、シグナルインテグリティーが低下してしまいます。デートの相手の身長に対する好みが人によって違うのと同じように、配線長の不一致に対する耐性はそれぞれの回路によって異なります。設計を開始する前に、差動ペアを比較して、配線長の不一致に対するそれぞれの耐性を確認してください。 並行配線: 差動ペア配線では並行配線が最善策です。並行配線はEMIを解消するだけでなく、等長配線にも役立ちます。 電気的なクリアランスと沿面: 人間で言えば、今の恋人と昔の恋人に相当するように、それぞれ差動ペアはできるだけ近接させないことが肝心です。近接して配線した複数の差動ペアは、必ずマイナスの影響を及ぼし合います。十分な距離を保ことで、優勢度に関する衝突とEMIを最小限にすることができます。 差動ペアは、EMIの影響を受けやすいコンポーネントにも近接させてはなりません。この距離はクリアランスと沿面の両方で測定されるものです。回路の クリアランスと沿面の要件は、さまざまな方法を使って満たすことができます。 差動ペアをこのように配線しないこと 鋭角は厳禁: 差動ペアは方向を一切変えることなく、まっすぐに配線することが最善です。とはいえ、PCBのレイアウトがそれを許さないこともあるでしょう。女性のなかにはなめらかな体型の男性を好む人もいますが、差動ペアは「必ず」なめらかなカーブを好みます。カーブが鋭角になると、はるかに多くのEMIが発生するため、方向を変える場合は45度以内にすることが望ましいでしょう。EMIはカーブの内側と外側で発生し得るため、これを両方で考慮に入れることが重要です。 ビア: 一度に複数の恋人がいるのは、褒められたものではないでしょう。それと同じように、たくさんのビアを使うのも得策ではありません。ビアの配置は、シグナルインテグリティーの低下がわずかな場合にしか保証されません。ビアを使い過ぎるとシグナルインテグリティーが大幅に低下し、差動ペアで破壊的な反射が発生する恐れがあります。 PCBでビアを使わざるを得ない場合は、必ずスタブ長を短くするか、スタブのバックドリルを行ってください。ビアスタブは開口部のある伝送線路として機能するため、 信号反射が増加します。スタブ長によっては、信号が180度の角度で差動ペアに反射され、有効な反射が無効になることもあります。スタブのマイナスの影響を抑制するための一番の方法は、ブラインドビアまたはベリードビアを使用するか、ビアスタッズにバックドリルを行って、スタブ長を最小限にすることです。ただし、これらの方法はすべて製造コストを引き上げるため、予算が厳しい場合は距離を離した基板層でビアを接続するとよいでしょう。8層の基板では、1～7の接続に1～2の接続よりも短い未使用のスタブを使用します。 また、ビアが原因で発生する信号遅延量も一致させることが重要です。これについては、差動ペアの各伝送線路で同じ数のビアを使用するか、ビアが足りないほうの伝送線路に相応の蛇行配線を追加することで対処できます。誰もデートの邪魔者にはなりたくありません。すべてを均等に調和させるようにしてください。
高速設計プロセスを自動化する方法 Thought Leadership 高速設計プロセスを自動化する方法 ネットの個々のセグメント長、ビアの深さ、またはピンの長さをスプレッドシートで追跡するのは、負担になることがあります。Altium Designer®の新技術を使って、高速設計プロセスを自動化する方法を学びましょう。 高速設計は、電気エンジニアが取り組むことができる最も難しい課題の一つです。高速信号がどのように反応するかに影響を与える要因は数多くあります。一般的な誤解は、高速設計はシステムクロック周波数の機能であるということです。これは事実ではありません。むしろ、高速は立ち上がり時間、PCBスタックアップによるインピーダンス制御、トレース幅、および終端によって決定されます。 高速スイッチングは、エンジニアとPCB設計者にとって本質的に2つのことを意味します： 信号整合性の問題 反射、クロストークなど 信号整合性の目標は、制御されたインピーダンスのルーティング、終端、およびPCBスタックアップを通じて達成されます。 タイミング制約 複数の信号がほぼ同時に目的のピンに到達することを保証します 信号経路のルート長を一致させます 高速設計の古い方法 過去、エンジニアは信号整合性とタイムコンストレイントの問題に対処するために、すべてをスプレッドシートで追跡する必要がありました。これにより、ネットごとの各個別セグメント長、ビアの深さ、抵抗器の長さ、ピンの長さを追跡することができました。それぞれのネットについてすべてを合計し、必要に応じて信号長を追加した後、グループ内のすべてのネットの長さを均等にすることができました。これは、煩雑で時間がかかる古い方法の長さ合わせです。 スプレッドシートでデータを追跡する時間を無駄にせずに、長さや長さの一致などの関連する設計ルールを自動的にスコープできたらどうでしょうか？ 無料の高速設計とxSignals®ホワイトペーパーをダウンロードして、高速設計プロセスを自動化する方法を学びましょう。