PCB Design and Layout

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Altium Designerでの多層PCBスタックアップの計画 近年のPCBが、単層や2層の基板で設計されることはほとんどありません。最新のPCBでは高密度の接続と多数のコンポーネントが使用されており、これからの設計は多層PCBになっていくと考えられます。手掛けるデバイスのフォームファクターがかつて見たことのないものであれば、リジッドフレキシブル基板を使用することになるでしょう。こうした種類のPCBには、適切なスタックアップが不可欠です。つまり、直感的なスタックアップ マネージャーを備えるPCB設計ソフトウェアが必要になりますが、Altium Designerではマルチレイヤー スタックアップを直接、PCBレイアウトに簡単に同期できます。 Altium Designer マルチレイヤー スタックアップの管理ツールを備えるPCB設計ソフトウェアパッケージ マルチレイヤーのスタックアップの最適な方法は、数々の要素によって変わってきます。特定の方法がなければ、あらゆる設計や配線、EMCの要件に同時に対処できます。多層PCBのデバイスのアプリケーションによっても、レイヤースタックアップの最適な方法は決まります。Altium Designerの統合設計環境では、優れたスタックアップ ツールからレイアウト、シミュレーション、ルールチェックの機能を直接使用できます。 マルチレイヤー スタックアップの計画 どんな回路基板でも、コンポーネントや銅箔の配置に関して計画を立てなければなりません。単層のPCBでさえ、レイアウトに関する計画がなければ製造にリリースできません。PCB設計では、回路の設計が終わるまでコンポーネントの配置に常に注意を払う必要がありますが、これは多層PCBにも当てはまります。両面PCBや多層PCBでは、ベリードビアの穴を追跡したり、厚さや外層について計画したりすることができます。 今後の多層PCBのスタックアップ方法を計画する際は、信号プレーンとパワープレーン/GNDプレーンの繰り返しになり、各レイヤーが絶縁コアかプリプレグで分離されることが一般的になるでしょう。リジッドフレキシブル基板は本質的に多層基板であり、それぞれにスタックアップの要件があります。その目的はレイヤー間のクロストークとEMIを抑制すると同時に、効率的な配線を可能にすることです。 多層PCBのスタックアップ方法 多層PCBの設計は技であり、芸術でもあります。設計全体のプロセスは、レイヤーの配置によって変わってきますが、レイヤー間を配線するためにビアを使用し、適切なパワープレーンとGNDプレーンのペアの配置を選択して、製造業者向けの情報をすべて含めた書類を作成する必要があります。これらは、優れたレイヤー構成マネージャーを備えるPCB設計ソフトウェアがなければ完了できません。 スタックアップの各レイヤーにはそれぞれの機能がありますが、これらはマルチレイヤー スタックアップで指定する必要があります。 マルチレイヤーのスタックアップ方法について、詳しくはこちら
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銅箔の粗さが信号とインピーダンスに与える影響 TRANSLATE:

銅箔の粗さが信号とインピーダンスに与える影響
工学、特に電気工学と機械工学の歴史は、途中で役立たずになった近似値で溢れています。これらの近似値は一時期はうまく機能し、数十年にわたって技術を大きく前進させました。しかし、どんなモデルにも適用可能な限界があり、典型的なRLCG伝送線モデルや周波数非依存のインピーダンス方程式も例外ではありません。 では、これらの方程式の問題は何でしょうか?上級のPCBエンジニアや製造業者はこれらを頻繁に引用し、それらを福音のように見せかけますが、多くの複雑な技術概念と同様に、これらのモデルや方程式はしばしば十分な文脈なしで伝えられます。ここで物理学が醜い顔を出し、モデルが引き続き適用可能であるためには変更が必要だと告げます。 銅箔の粗さモデリングや関連する伝送線インピーダンスシミュレーションは、標準モデルが信号の振る舞いを正しく扱えない多くの領域のうちの一つです。 銅箔の粗さがインピーダンスと損失にどのように影響するか 伝送線インピーダンスのRLGCモデルを見ると、インピーダンスに寄与する4つのパラメータがあります(すべて標準単位/単位長さで表されます): R:伝送線の直流抵抗で、線の導電率に依存します。 L:伝送線のループインダクタンスで、純粋に線の幾何学的形状の関数として取られます。 C:線の全容量で、これも線の幾何学的形状の関数として取られます。 G:基板の導電率で、特定の周波数での損失角と任意の寄生直流導電率をモデル化することを意味します。 業界の多くの人があなたに教えてくれないことがあります:これらのパラメーターはすべて周波数依存であり、抵抗項を含みます!「ちょっと待って、EE101のクラスでみんなが抵抗は周波数に依存しないと言っていたけど、どういうこと?」と思っているかもしれません。 2014年にさかのぼると思いますが、 IEEE P802.3bj タスクフォースが初めて100 Gb/s Ethernet PHYインターコネクトの因果モデルを受け入れる提案を提示されました。このモデルでは、上記のインダクタンス、容量、抵抗の項が周波数依存性を含むように修正されました。基板の分散を考慮することで容量項は容易に修正されました。では、抵抗とインダクタンスはどうでしょうか?高周波での導体内のスキン効果により、周波数による抵抗の依存性が生じます。 スキン効果は、電流が高周波で振動するときに、導体の表面近くに電流が集中する現象を指します。完全に滑らかな導体では、スキン効果はGHz周波数に達するまでごくわずかです。しかし、銅の粗さが存在する場合、特定の周波数範囲内で損失がかなり大きくなることがあります。スキン効果は線路のインダクタンスも増加させます。全体的な効果は、標準のRLGCモデルで予測される値から線路インピーダンスの変更です。 基板の分散を考慮しない場合でも、 等価回路項の分散は常に理想的なインピーダンスからの逸脱を引き起こします。マイクロ波やミリ波領域に深く入ると、インターコネクトを設計する際に銅の粗さを考慮する必要があります。
Buckコンバータ用インダクタの選択方法 Thought Leadership Buckコンバーター用インダクタの選択方法 SMPSは、お気に入りの電子機器をスムーズに動かすために、静かに(しかし電気的にはノイジーに)活動しているデバイスの一つです。彼らは背景で静かに役割を果たしていますが、彼らがいなければボードは動作しません。電力をたくさん消費するアプリケーションのDC-DCコンバータ設計の一環として、安定した電力供給を高効率で負荷に提供するためには、コンポーネントの選択が非常に重要です。 数多くのDC-DCコンバータトポロジーの中で、バックコンバータは入力電圧を下げるために、高効率の電力変換を提供するために多くの用途で使用されます。これらの電力コンバータのコンポーネント選択に関する一般的な質問は、バックコンバータ用のインダクタをどのように選択するかです。バックコンバータ内のインダクタや他のコンポーネントを扱う際の目標は、電力損失を熱に限定し、同時に電流リップルを最小限に抑えることです。 バックコンバータのインダクタ 以下に示すのは、SMPS用の基本的なバックコンバータトポロジーです。この図では、MOSFETからの出力がPWM信号で駆動され、ユーザーが選択したデューティサイクルでMOSFETをオン/オフします。インダクタとキャパシタは、PWM信号が切り替わる際に負荷に安定した電流を供給するために重要な役割を果たします。最終的に、PWM信号のデューティサイクルは、ユーザーが負荷に供給される出力電圧を制御するための主要な機能です。 インダクタはPWM信号と同じレートで常に切り替わるため、出力に送られる電流にわずかなリップルを重ねる役割を担います。インダクタとキャパシタはLフィルタを形成し、これは基本的に2次のバンドパスフィルタです。十分に 大きくESRが低いキャパシタを使用すると、キャパシタは低インピーダンスを提供し、リップルを構成する高周波成分は大部分が取り除かれます。 バックコンバータ用のインダクタの選択方法 インダクタの適切な値は、設計が許容できるリップル電流と、PWM信号に使用する予定のデューティサイクルに依存します。以下の方程式は、ダイオードの順方向電圧降下とMOSFETを通過するON状態の電圧降下の関数としての出力電圧を示しています。これらの電圧を考慮した後、出力電圧は次のようになります: いくつかの数学をスキップして、重要な結果に直接移ります。まず、インダクタンスとPWM周波数はリップル電圧に反比例します。次に、リップルはPWMデューティサイクルの二次関数でもあります。バックコンバーターのリップル電流は次のようになります: PWM信号の立ち上がり時間はどちらの方程式にも現れません。しかし、立ち上がり時間は、 コンバーターから発生するノイズおよび損失(詳細は以下を参照)を決定する上で重要な役割を果たします。重要な結果は以下のようにまとめることができます: デューティサイクルを増加させるとリップルは減少しますが、出力電圧を入力電圧に近づけることにもなります。 PWM周波数を上げるとリップルは減少しますが、これによりMOSFETでの 熱放散が増加します。ただし、これには注意点があります。エッジレートが速いPWM信号を使用すると、高いPWM周波数からの損失が減少します(再度、下記参照)。 より大きな入力電圧を使用するには、リップルを許容レベルに減少させるためにより大きなインダクタを使用する必要があります。一般的に、リップルを減少させるためにはより大きなインダクタを使用します。 PWM立ち上がり時間が重要な理由 インダクタは、出力電流上のリップルを生成し、同時に抑制する役割を担っていますが、これは上記のガイドラインを使用して設計で設定できる設計目標とすることができます。しかし、インダクタが制御できないスイッチングレギュレータのいくつかの重要な側面があります: スイッチング要素からの放射EMI:このトランジスタからのスイッチングノイズは、下流回路にいくらかのノイズを誘導することがあります。 スキン効果による熱損失:これはインダクタの幾何学的形状の機能であり、インダクタンス値ではありません。インダクタがより大きな断面積と高い熱伝導率を持っている場合、インダクタからの熱がより高い速度で放散されます。 トランジスタの熱損失:トランジスタは、スイッチングと調整中に最も多くの熱を発散します。しかし、より速いエッジレートを使用することで、この熱損失を抑制できます。なぜなら、MOSFETがPWM振動の間により完全にオフに切り替わるからです。
これらのアンプは動作中に安定していますか?PCB内のアンプの安定性について知っておくべきことがここにあります。 Thought Leadership 高周波数と漂遊容量におけるアンプの安定性 アンプは、現代生活を可能にする重要なコンポーネントの一つです。無線通信からパワーエレクトロニクスまで、これらの製品が適切に機能するためには、アンプが安定して予測可能に動作する必要があります。安定性分析は、物理学と工学の中で私のお気に入りのトピックの一つであり、予想外の場所でよく出くわします。その一つがアンプです。 フィードバックとゲインを持つ時間依存の物理システムは、システムが安定した振る舞いに達する条件を持っています。アンプの安定性は、これらの概念をアンプに拡張し、意図しないフィードバックによってシステム出力が望ましくない飽和状態に成長する可能性がある場所です。適切な設計とシミュレーションツールを使用すれば、レイアウトを作成する前に回路モデルの潜在的な不安定性を簡単に考慮に入れることができます。 RFアンプの安定性に及ぼす漂遊容量の影響 アンプ回路の不安定性の源泉、およびアンプICの入出力ポート間は、寄生容量です。この寄生容量は、アンプに接続されるトレース間に存在します。寄生容量は、長いトレース(すなわち、伝送線)のインピーダンスを特定の値に設定するために重要です。しかし、寄生容量はまた、出力ポートと入力ポート間の意図しないフィードバックの経路を提供します。 このフィードバックパスは容量性であるため、入出力信号の周波数が高いほどそのインピーダンスは低くなります。現在、これは通常チップレベルで対処されていますが、より多くのRFアンプがますます高い周波数で動作するにつれて、PCBのトレースやパッドからの寄与がより重要になってきます。わずか数pFの寄生容量でも、運用中にアンプを不安定にするのに十分です。 ボードレベルでは、入力の漂遊容量が帯域幅を制限する効果を持ち、帯域幅は因子(1 + ゲイン)によって減少します。解決策は、アンプのポートでトレースとパッドを設計して寄生容量を最小限にするか、フィードバックループに補償容量を追加することです。高GHz帯域(例えば、mmWave周波数)では、コンポーネント間の間隔は臨界長よりも大きいため、 インピーダンス制御ルーティングを使用する必要があります。SoCへの一部のコンポーネントの統合は、この問題を解消するのに役立っていますが、今後のデバイス用の多くのRFアンプは依然として個別のコンポーネントとしてパッケージされています。典型的な例は、mmWaveアプリケーション用の新しいパワーアンプです。 アンプの安定性を評価する典型的な方法は、メーカーの評価ボードを使用して、直接、任意の過渡的な挙動を測定することです。もう一つの選択肢は、アンプに接続された入力および出力トレース上の寄生容量を決定し、これらをシミュレーションに含めることです。これらのシミュレーションでは、寄生容量を打ち消すために、アンプのフィードバックループに補償用のキャパシタを実験的に追加することもできます。 シミュレーションでの漂遊容量の考慮方法 あなたの回路図は、完璧な回路の2D描画に過ぎません。システム内のどこにも漂遊容量要素を含んでおらず、PCBの実際の挙動を正確に反映していません。とはいえ、適切な設計ツールを使用すれば、PCBに寄生を簡単に含めることができます。受動部品の 自己共振をシミュレートしようとしているのか、またはシステムの他の部分の漂遊容量をシミュレートしたいのかにかかわらず、戦略的な場所に回路図にキャパシタを追加する必要があります。 アンプの入力における漂遊容量をシミュレートするには、適切なサイズのキャパシタとACソースをアンプの入力に追加するだけです。キャパシタはシャント要素として配置されます(つまり、共通のグラウンド接続に接続されます)アンプの入力ポートと出力ポートに。また、アンプコンポーネントの検証済みコンポーネントモデルを使用して、寄生容量の存在下でのアンプの動作を把握する必要があります。シャント容量要素は、基板内のグラウンドと入出力トレース間の結合をモデル化します。 その後、2種類のシミュレーションを実行できます: 過渡解析および 極-零点解析。 過渡解析の予想結果 過渡解析では、アンプが動作するにつれて信号が不安定になり、時間とともに飽和に達するかどうかを確認できます。以下のグラフは、大きな寄生容量による強い不安定性を持つ100 GHz信号の例示結果を示しています。ここでは、意図しない強いフィードバックと高入力信号レベルにより、出力の過渡電圧が2Vの飽和値に達しています。
デカップリングコンデンサとバイパス配置ガイドライン Thought Leadership デカップリングコンデンサとバイパス配置ガイドライン 電力整合性の問題は通常、電源の観点から見られますが、ICからの出力を見ることも同じくらい重要です。デカップリングおよびバイパスコンデンサは、PDN上で見られる電力変動を補償することを目的としており、信号レベルが一貫しており、ICの電源/グラウンドピンで一定の電圧が見られることを保証します。次のPCBでこれらのコンポーネントを成功裏に使用するための重要なバイパスおよびデカップリングコンデンサ設計ガイドラインをいくつかまとめました。このブログでは、バイパスコンデンサとデカップリングコンデンサの違いについて取り上げます。 2つの関連する電力整合性の問題 デカップリングキャパシタとバイパスキャパシタは、異なる2つの電力整合性問題を解決するために使用されます。これらの電力整合性問題は関連していますが、異なる方法で現れます。最初に指摘すべき点は、「デカップリングキャパシタ」と「バイパスキャパシタ」という用語が電力整合性に使用される場合、それらは誤称であり、何もデカップルまたはバイパスしません。また、ノイズを地面に渡すわけでもありません。単に時間をかけて充電および放電し、ノイズの変動に対応します。これらの用語は、電力整合性戦略の一部としてこれらのキャパシタの機能を指します。 まず、デカップリングコンデンサを考慮しましょう。PCBデカップリングコンデンサの配置の目的は、低周波の電源ノイズ、 PDN上のリンギング、およびPDN上のその他の電圧変動に対して、電源レール/プレーンとグラウンドプレーン間の電圧が一定に保たれるようにすることと一般に言われています。電源とグラウンドプレーンの間に配置されたデカップリングコンデンサは、プレーンと並列になり、これにより全体のPDN容量が増加します。実際には、 インタープレーン容量が不足していることを補い、PDNインピーダンスを減少させるため、PDN電圧のリンギングが最小限に抑えられます。 バイパスコンデンサについて考えてみましょう。これらもPDNと駆動IC内で一定の電圧を維持することを目的としていますが、補償する電圧は出力ピンとPCBのグラウンドプレーンの間の電圧です。電源供給ピンとICのグラウンド接続の間に配置されていますが、異なる機能を果たします。それは、キャパシタからグラウンドへのバウンスを抑制することです。デジタルICがスイッチすると、ボンドワイヤー、パッケージ、ピンの寄生インダクタンスが原因で、ドライバーの出力とグラウンドの間の電圧が増加します。バイパスコンデンサは、グラウンドバウンス電圧とは反対の電圧を出力し、理想的には総電圧変動がゼロになるようにします。 上記のモデルでは、バイパスコンデンサ(CB)とICパッケージ/グラウンド接続上の漂遊インダクタンスL1を含む閉ループがあります。出力ピンとグラウンドプレーンの間で測定される グラウンドバウンス電圧 V(GB)に注目してください。残りのインダクタンスはすべて寄生成分であり、バイパスコンデンサの応答時間に影響を与え、グラウンドバウンスを補償します。理想的なモデルでは、バイパスコンデンサによって見られる電圧は、スイッチング中に漂遊インダクタンスL1によって生成されるグラウンドバウンス電圧を補償します。 バイパスコンデンサの配置ガイドライン キャパシタからグラウンドへのバウンスが発生する仕組みを見れば、 バイパスキャパシタをどこに配置するかは明らかでしょう。上記の回路モデルにおける寄生インダクタンスのため、バイパスキャパシタは電源ピンとグラウンドピンにできるだけ近く配置する必要があります。これは、多くのアプリケーションノートやコンポーネントのデータシートで見つかるアドバイスと一致しています。 寄生インダクタンスに関連するもう一つの考慮事項は、ICへの接続がどのようにルーティングされるかです。キャパシタからICピンへ短いトレースをルーティングするのではなく、キャパシタをビアを通じて直接グラウンドプレーンと電源プレーンに接続するべきです。 パッドとトレースの間隔要件をこの配置で守ることを確認してください。 なぜこのような配置が必要なのでしょうか?その理由は、グラウンド/パワープレーンの配置(プレーンが隣接する層にある限り)は非常に低い寄生インダクタンスを持つからです。実際、これはボード内で最も低い寄生インダクタンスの源です。ボードの裏側にバイパスコンデンサを配置できる場合、より良い配置を実現できるかもしれません。 デカップリングコンデンサの設計ガイドライン PDNで必要な PCBデカップリングキャパシタのサイズを決定した後、入力電圧の変動を補償できるように、どこかに配置する必要があります。実際には、複数を使用するのが最善で、並列に配置され、並列配置により有効な直列インダクタンスが低くなります。 古いガイドラインでは、基板上のどこにでも配置できるとされていました。しかし、これには注意が必要です。なぜなら、デカップリングキャパシタとターゲットICの間の寄生インダクタンスが増加し、PDNのインピーダンスとEMIへの感受性が高まる可能性があるからです。代わりに、エッジレートが速いICの場合、ターゲットICに近づけて配置するべきです。下の画像は、ICの近くに配置された典型的なバイパスおよびデカップリングキャパシタの配置を示しています。これは、キャパシタとICの間の寄生インダクタンスが非常に低いため、高速回路にとって最適な配置の一つです。