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ヒートシンクからのEMIとその対策方法 Thought Leadership コンデンサのヒートシンクからのEMIとその対策方法 適切なヒートシンクを選択することで、システムを冷却し、EMIを防ぐことができます. 明らかではないかもしれませんが、また、ほとんどの設計者がチェックするとは思わないかもしれませんが、ヒートシンクはスイッチング要素に接続されている場合、EMIを発生させることがあります。これは電源設計における一般的な問題であり、特にヒートシンクが高電流を引き出し、高周波でスイッチングするコンポーネントと接触する場合に発生します。ヒートシンクからのEMIを減らすには、導電部分と放射部分のバランスを取る必要があり、これを行うためのいくつかの簡単な設計手順があります。 ヒートシンクと寄生容量からのEMI ほとんどの設計者が基板上のコンポーネント用に ヒートシンクを選択することを考えるとき、彼らはおそらく単にメーカーの推奨に従うだけです。彼らはメーカーが推奨するサイズと同様のヒートシンクを使用するかもしれませんが、熱伝導率が高い材料で作られたものを選ぶかもしれません。設計者の中には、 アクティブ冷却対策、例えば冷却ファン、または（極端な場合には）液体冷却や蒸発冷却を選択する人もいます。これらの対策は、特にメーカーが必要なヒートシンクと組み立てガイドラインを提供している場合、標準化されたコンポーネントを使用する際に適切です。 CPUの速度が1 GHzを超えて以来、ヒートシンクからの放射および導電EMIがより目立つようになりましたが、これは電力電子およびコンピュータシステム業界外の多くの設計者には気づかれなかった可能性があります。今日では、一般的にヒートシンクは単に接地されるべきであり、これがEMIの問題を解決するとされています。実際には、これだけでは問題を完全に解決するわけではなく、問題を解決するには寄生容量を管理する必要があります。 EMIの両方のタイプは、スイッチングICと近くのヒートシンクとの間の寄生容量結合によって生じます。スイッチングトランジスタを持つ集積回路の構造を調べると、チップパッケージと任意の 熱伝導ペーストやインターフェース材料がキャパシタの絶縁領域を形成しているのがすぐにわかります。この寄生容量がヒートシンクに共通モード電流を誘導する責任があります。 MOSFETに垂直ヒートシンクが接着された例。 次に何が起こるかは、ヒートシンクが接地されているかどうかによります。ヒートシンクが接地されていない場合、ヒートシンクとチップは容量結合電流の地面への容易な戻り道がないため、放射されたEMIの源として機能します。電流はヒートシンク内の複数の電磁共鳴を励起し、高電流と強い放射を持つヒートシンク内の一連の領域を作り出します。これは、ヒートシンクが通常デフォルトで接地される理由の一つです。しかし、ヒートシンクに誘導された強い電流が地面に向けて偏向されると、 グラウンドリターンパスに応じて、近くの回路で伝導EMIの源を作り出す可能性があります。 なぜヒートシンクからの放射または伝導EMIがより頻繁に対処されないのでしょうか？その理由はいくつかあります。通常、ヒートシンクからのEMIが顕著になるのは以下の二つの場合です： スイッチング時の高電流。 これは、大きなスイッチングレギュレータで大型トランジスタがスイッチングする電力電子工学における一つの問題です。より短い時間でより高い電圧にスイッチングすると、ヒートシンク内のより大きな変位電流が生成されます。 プロセッサの高速スイッチング。 より高速に動作するプロセッサは、ヒートシンク内に大きな変位電流を簡単に生成することができます。また、ヒートシンク内の高周波共鳴を容易に励起することもできます。 どちらの場合も、高電圧/電流のスイッチング電源を設計する際には、ヒートシンクへの容量結合を考慮する必要があります。他のアプリケーションには、低電圧で動作するデバイスのGPUやCPUのためのVRMが含まれます。 ヒートシンクからの伝導および放射EMIのバランス
分割プレーン—良い点、悪い点、そして醜い点 分割プレーン—良い点、悪い点、そして醜い点 プレーンを分割する、またはプレーンカットを行うことは、多くの矛盾する情報がある技術的な問題の一つです。パワープレーンを分割することは良いことだと言う人もいれば、グラウンドプレーンとパワープレーンの両方を分割できると言う人もいれば、パワープレーンにのみカットを入れるべきだと言う人もいれば、プレーンカットを完全に避けるべきだと言う人もいます。この記事では、分割プレーンに関する神話を暴き、それらが有用である場合とそうでない場合についての証拠を提供し、説明します。 真実、噂、誤解 上記のように、プレーンを分割する、またはプレーンカットを行うことは、多くの誤情報と混乱に悩まされるトピックエリアの一つです。以下は、トピック全体を混乱させ、製品開発者に不利益をもたらす、よくあるコメントの一部です。特に、「反分割」警告は、どこに配置すべきか、なぜそれを行うべきか、どのような害を及ぼすかについて、いくらか無作為にされていることに注意すべきです。それらには以下のようなものが含まれます： 分割されたグラウンドプレーンまたはパワープレーンを 横切る信号は望ましくありません。 スイッチングレートが高いほど、影響は悪化します。” トレースがスプリットプレーンを横切るのは、インダクタンスが増加し、リターン電流の経路が複雑になるため悪いです。 アナログ側の共通モード ノイズを減らすためにグラウンドプレーンを分割します 。 基板をアナログ部分とデジタル部分に分けて配置します。 アナログセクションを隔離する場合、スプリットプレーンが必要です。 スプリット電源プレーンを横切ることは、クロストークのリスクが増加し、EMC要件を満たさない可能性があるため、絶対に行ってはいけません。 簡単にするために、上記のすべてを否定し、それらが真実ではないと言うことができます。しかし、おそらく最も重要な教訓は、グラウンドプレーンを決して、絶対に分割してはいけないということです。もしそうすると、PDSの整合性を破壊してしまいます。 Lee Ritchey（Speeding Edgeの創設者兼社長）は次のように述べています。「自称EMIの専門家が、アナログ信号に何らかの影響を与える地面平面内の循環電流のために、グラウンドプレーンを切断することを提唱しています。ここでの考え方は、グラウンドプレーンの一部を小さな島に変えて、一か所に接続するというものです。私が見たほとんどのケースでは、誰かがグラウンドプレーン内で電流が循環しているために、何らかの魔法のような問題が存在すると仮定しています。実際には、私がグラウンドプレーンを切断した人を見たたびに、彼らは EMIの問題を作り出していました。」 したがって、グラウンド分割に関する誤ったデータをすべて排除した後、議論は電源プレーンに移り、それらを分割する正当な理由があります。それらの理由と実装方法は以下に詳述されています。 同じPCB層内の二つの電源供給設計プレーン電圧の分布
Altium Designerにおける周波数変調シミュレーション Thought Leadership Altium Designerにおける周波数変調シミュレーション アナログ信号を扱う際には、動作中の調和歪みのような問題を防ぐために、デバイスが線形に動作していることを確認する必要があります。アナログデバイスの非線形相互作用は、クリーンなアナログ信号を歪ませる歪みを引き起こします。アナログ回路がクリップしているかどうかは、回路図やデータシートを見ただけでは明らかではないかもしれません。信号チェーンを手動で追跡する代わりに、シミュレーションツールを使用してデバイスの挙動についての洞察を得ることができます。周波数変調シミュレーションのような、正弦波信号を用いた重要なシミュレーションは、Altium Designer®のプリレイアウトシミュレーション機能を使って簡単に実行できます。 この投稿では、 以前のシミュレーションから続けて、トランジスタを含む回路にFMソースを導入します。ここでの考え方は、アナログソースを使用してデバイスが線形範囲、つまり非線形回路が線形に振る舞うのを止める入力値の範囲を確認することです。 これは、アンプ設計やトランジスタベースのアナログ集積回路の設計において非常に重要です。一般的な非線形回路やアンプ設計に関しては、以下のようなことを知る必要があります： 飽和レベルは、コンパレータ、シュミットトリガ、オペアンプ などの回路において重要です。圧縮点は、相互変調生成物が顕著になり、信号が劣化する入力電力レベルを決定します 。バイアスあり/なしのDC成分（例えば、フォトダイオードの光導電モードや光起電力モード） に対する動作モード。非線形フィルタリングは、トランジスタモデルの寄生要素や全体の回路および半導体の非線形挙動に関連します 。このシステムで重要なもう一つの点は、回路の非線形性に加えて、整流とDCバイアスです。共通コレクタ/エミッタ増幅回路では、トランジスタの電流を完全に変調するために、時間変動信号にある程度のDCバイアスが必要になることがよくあります。そして、負荷にクリーンな波形が渡されるように、必要最小限のDCバイアスを見つけることが有用です。この記事では、これを調査し、これらのシミュレーションを一般的に設定する方法を示します 周波数変調シミュレーションの始め方 前回の投稿では、NPNトランジスタを含む回路の負荷線分析について見てきました。DCスイープの結果から、コレクター-エミッター電圧が高いレベルにランプアップされると、コレクター電流が飽和し始めるのがわかります。これにより、この回路の負荷線を抽出し、しきい値電圧の変化を見ることができました。 このシミュレーションでは、正弦波FMソースをシミュレーションに取り入れ、クリッピングが発生するタイミングを調べる方法をお見せします。この周波数変調シミュレーションでは、フーリエ成分を調べ、新しい高調波が生成されるタイミングを決定できます。次に、DCバイアスを変更してシミュレーションを修正し、FM信号がクリップする方法と、関連する周波数帯域全体で線形動作につながる入力値の範囲を特定できます。 RF信号チェーン設計の重要な側面です。 前回の投稿からシミュレーション回路図を再利用しましたが、ベースに見られるDCソースを周波数変調ソースに置き換えました。このシミュレーションソース（VSFFMと名付けられています）には、 コンポーネントパネルのSimulation Generic Components.IntLibライブラリからアクセスできます。この回路図では、V_CCからトランジスタベースへの抵抗を追加して、V_FMにいくらかのDCオフセットを適用しました。この回路図を使用して、R_Bの値を調整し、V_FMに十分なDVオフセットを適用して、R_LOADにクリーンなFM信号を渡せるかどうかを確認できます。 この回路図では、基本的な考え方は、FM波を使ってトランジスタの電流を変調することです。ここでは、R_Eを電流制限抵抗として共通コレクタ構成を使用しました。しかし、共通コレクタ構成（ベースにV_FM）を使用し、R_Eを通じて出力を測定することもできます。私たちの目標は、変調された負荷電流を線形範囲に入れるためにV_CCによって供給されるベース電流を決定することです。この追加電流は基本的に負荷線を上に移動させ、V_CCが十分に大きい限りアクティブ領域に入ることに注意してください。しかし、V_FMが大きすぎると、飽和領域に戻ってしまう可能性があります。V_CCがロジックレベルで動作する場合、十分なDCオフセットを適用すれば、負荷でクリーンなFM波を得ることができると合理的に期待できます。 FM信号パラメータ
高速信号のための遅延調整：知っておくべきこと Thought Leadership 高速信号のための遅延調整：知っておくべきこと PCBにおける長さが一致したライン オシロスコープで2つの信号の読み取りを見ると、信号トレース間の長さ/タイミングの不一致が下流のゲートを不適切にトリガーすることがどのようにして起こるかがわかります。マスタークロック信号の伝達時間と、異なるコンピュータインターフェースで送受信されるデータの往復時間を見ると、状況はさらに悪化します。SDRAMは、スレーブデバイスにクロックを配置し、取得したデータと一緒にクロック信号を送信することで、この問題をうまく解決しています。一方、他のインターフェース（USB 3.0、SATAなど）は、データから直接クロック信号を抽出します。 私たちの残りの部分にとって、複数の並列インターコネクト、差動ペア内のトレース、そしてクロック信号の間での遅延調整は、データが正しい場所に正しいタイミングで到着することを保証します。長さ調整スキームを適用するには、単なる長さではなく、異なる信号/インターフェース標準での信号遅延時間を扱う必要があります。遅延調整の設計と信号を同期させるために知っておくべきことはこちらです。 遅延調整対長さ調整 長さ調整と遅延調整は基本的に同じ考え方を指します。目標は、一致したネット群内の信号トレースの長さを同じ値に設定することです。この考え方の目的は、すべての信号がある制約されたタイミングの不一致内で到着するようにすることです。一致したグループ内で二つの信号トレースが不一致の場合、通常の方法は、より短い信号トレースにいくつかの迂回を追加することによって遅延を追加し、信号を同期させることです。 トロンボーン、ノコギリ波、アコーディオンの迂回は、トレースに遅延を追加する典型的な方法です。 クロック信号と複数の信号線の間、差動ペア内、またはクロック線がない複数の差動ペア間で遅延調整を適用する場合でも、信号の特定のタイミング許容範囲を知る必要があります。SerDesチャネルの差動ペア受信機とコンポーネントでは、各信号間で許容される長さの不一致を決定する制限要因は、信号の立ち上がり時間とインターコネクト内の伝播遅延です。 異なるデータレートで動作し、 異なる信号規格を使用するインターフェースは、異なる許容される長さまたはタイミングの不一致を指定します。これらの不一致値は通常、FR4上で作業していると仮定していますが、異なる誘電率定数を持つ基板上でのより専門的な設計は、異なる長さマッチングの制約を伴います。ボードのI/Oチャネルを計画する際には、ボードの許容される長さの不一致値を調べ、この許容される不一致をタイミングの不一致に変換する必要があります（下記の方程式を参照）。 タイミングの不一致を扱う タイミングの不一致を長さの不一致の代わりに扱うことは、遅延調整の中心的な考え方です。長さの不一致のみを考慮するPCB設計ソフトウェアを使用している場合は、特定の基板に対して正しい長さの不一致を計算する必要があります。長さの不一致は、特定の基板での信号速度（単位：in./ps）にタイミングの不一致を乗じたものに等しいです： 信号速度の方程式（単位：in./ps） 一般に、 誘電率が大きい基板は信号速度が低下し、これにより2つの信号間の許容される長さの不一致が増加します。同様に、標準コンポーネントを過剰に駆動している場合、立ち上がり時間が短くなり（スルーレートが高くなり）、タイミングに対する制約も厳しくなります。一次近似として、信号の立ち上がり時間を半分にすると、許容されるタイミング制約も半分に切り下げるべきです。 許容される不一致は、通常、立ち上がり時間ではなく、クロック周期の許容誤差の観点で定義されます。与えられたクロック周期において、許容される長さの不一致は信号速度に反比例します。誘電率（例えば、FR4）を仮定して引用される長さの不一致がある場合、 特定の基板材料の信号速度を使用して長さの不一致を変換する必要があります。 差動ペアにおける位相の不一致 「位相ミスマッチ」という用語は、長さ調整や遅延調整と同じ文脈で使われることがありますが、 差動ペアを扱う際に重要な影響を及ぼします。差動ペアのルーティングでは、異なるペアが変則的に配置されたビアを通過する必要がある場合など、ペアの各端が非結合状態になる短い領域が生じることがあります。これは、ペア全体の長さが不一致であることに加えて、一致させる必要がある複数のペアがある場合もあります。
PCB内の信号歪み：原因と解決策 Thought Leadership PCB内の信号歪み：原因と解決策 高速信号の長さ合わせは、すべて同期に関するものです... 信号の歪みは、信号の整合性や回路分析に関する多くの議論でしばしば触れられるだけのものです。より多くのネットワーク製品が高速で動作し、複雑な変調方式を使用するようになると、信号の歪みがビットエラー率に寄与する深刻な問題となることがわかります。歪みの源は、電気的な相互接続でのデータレートの速度向上を妨げる主要なボトルネックの一つとして挙げられています。 同じ問題は、特に10GHz台の周波数で動作するアナログ信号においても見られます。RF/ワイヤレス領域の設計者は、設計、テスト、測定中にこれらの信号の歪み源を理解する必要があります。 線形対非線形の信号歪み 信号の歪みのすべての源は、線形または非線形として分類することができます。それらは調和波の生成という点で異なります。非線形歪みの源は、信号が源を通過する際に調和波を生成するのに対し、線形信号歪みの源は調和波を生成しません。歪みの両方の源は、信号を構成する周波数成分の大きさと位相を変更することができます。 信号の歪みの異なる源は、帯域幅の歪み源と特定の信号の周波数内容に依存して、異なるタイプの信号（アナログまたはデジタル）に異なる影響を与えます。信号の歪みの異なる源は、変調のタイプに応じて、変調された信号にも異なる影響を与えます。 明らかに、異なる信号の歪み源の範囲は広く、すべての源を詳細にカバーすることはできません。しかし、PCBトレースとコンポーネントにおける線形および非線形の信号歪みのいくつかの重要な源を要約することができます。 線形信号歪みの源 周波数応答と位相歪み。線形回路での周波数スイープシミュレーションに慣れている場合、伝達関数が 線形回路内の信号の位相と振幅の変化を定義することを知っているでしょう。回路、特定のコンポーネント、または相互接続の伝達関数は位相シフトを適用し、信号の大きさを調整します。位相と振幅のこれらの変化は周波数の関数であり、ボード線図で視覚化されます。これは、異なる周波数成分が異なる量だけ遅延され、これらの異なる周波数成分が異なる量で増幅または減衰されることを意味します。 不連続。 この広範な歪み源には、相互接続に沿ったインピーダンスの不連続（例：ビアやトレースのジオメトリ）や材料特性の不連続（例： ファイバーウィーブ効果から）が含まれます。 分散歪み。これは、基板、導体、およびボード内の他の材料における 分散によって生じます。この歪み源は避けられませんが、相互接続の長さが短い場合には気付かない程度に小さくすることができます。基板内の分散は、デジタル信号の異なる周波数成分がトレースを異なる速度で移動する原因となります。分散はまた、トレース上の信号によって見られる損失角度に影響を与え、信号歪みに寄与します。これにより、パルスが伸びる（つまり、群速度が周波数依存になる）ことが起こり、分散補償がない超高速レーザーで起こるのと同様です。 PCB相互接続で分散を補償する一つの解決策は、 DSPアルゴリズムを使用するか、正と負の群速度分散を交互に持つ層状基板ウィーブを使用して、関連する周波数範囲での正味の分散がゼロになるようにすることです。この特定のトピックは十分に広範なため、独自の記事に値します。 この優れた記事をSignal Integrity Journalで、PCBトレースの分散に関する完全な議論をご覧ください。
Altium Designerでアンプのシミュレーションを作成する方法高速信号の配線長の一致は、すべて同期に関連する テストと測定の段階は迅速に済ませたいものです。最終的に設計段階が完了すると、試作のテストを行えるようになります。これは同時に、システムに必要なコンポーネントを絞り込み、システムで計画している機能を評価することでもあります。回路のテストと測定は非常に重要ですが、これらは比較の基礎がなければ意味を成しません。 シミュレーションの役割 アンプでも他のどのような回路でも、シミュレーション ツールは基板をレイアウトする前に回路を検証する際に重要です。多くのコンポーネント製造業者は特定のアプリケーションに特化したIC、SoC、SoMを製造していますが、コンポーネントによっては要求に対処できない場合もあります。次のシステムで使用する革新的な機能を実現するためには、多くの場合に各種のICや別々のコンポーネントからカスタム回路を構築する必要があります。 このような場合は、設計を評価するためにシミュレーション ツールが有用です。シミュレーションの結果は、後で試作のテストを開始するときや、特化したコンポーネント Thought Leadership Altium Designerでアンプのシミュレーションを作成する方法 高速信号の配線長の一致は、すべて同期に関連する テストと測定の段階は迅速に済ませたいものです。最終的に設計段階が完了すると、試作のテストを行えるようになります。これは同時に、システムに必要なコンポーネントを絞り込み、システムで計画している機能を評価することでもあります。回路のテストと測定は非常に重要ですが、これらは比較の基礎がなければ意味を成しません。 シミュレーションの役割 アンプでも他のどのような回路でも、シミュレーション ツールは基板をレイアウトする前に回路を検証する際に重要です。多くのコンポーネント製造業者は特定のアプリケーションに特化したIC、SoC、SoMを製造していますが、コンポーネントによっては要求に対処できない場合もあります。次のシステムで使用する革新的な機能を実現するためには、多くの場合に各種のICや別々のコンポーネントからカスタム回路を構築する必要があります。 このような場合は、設計を評価するためにシミュレーション ツールが有用です。シミュレーションの結果は、後で試作のテストを開始するときや、特化したコンポーネント用の評価基板を使用するときに、比較用の参照として使用されます。今日では新しい マイクロ波やミリ波のシステムが一般的になりつつあり、特に5Gやレーダー アプリケーションがあらゆる場所で使用されるようになっているため、RFアンプを中心に特化されたシステムの設計が必要になることが増えるでしょう。このようなシステムではシグナルインテグリティーが特に重要で、設計者は性能を評価するためにシミュレーションを行うことになります。 Altium Designer®には大規模なコンポーネントライブラリがあるほか、解析ツールも内蔵されているため、アンプの正確なシミュレーションを作成して多くの解析を実行できます。必要なシミュレーション ツールはAltium Designerの回路図エディタ―に内蔵されており、回路の設計時に簡単に利用できます。 Altium Designerでアンプのシミュレーションを作成する 新しいシミュレーションの作成は、アンプ回路や信号処理ブロックなど、どんな回路も回路図レベルで開始されます。最初の手順は Altium Designerで新しい回路図を作成し、必要なシミュレーション ソースを見つけることです。空白の回路図を作成してから、アンプとそれに関連する回路用のコンポーネントを見つける必要があります。[Components] パネルに移動してSimulation