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高速PCB設計においては、グラウンドプレーンのギャップを横切ってはいけません 高速PCB設計においては、グラウンドプレーンのギャップを横切ってはいけません 電子機器やPCBのフォーラムをよく閲覧していますが、同じ質問が何度も何度もされています。なぜグラウンドプレーンの割れ目を越えてトレースを引いてはいけないのか？この質問は、ハイスピードPCB設計にちょうど足を踏み入れたばかりのプロのデザイナーからメーカーまで、誰もが尋ねます。プロの信号完全性エンジニアにとって、答えは明らかでしょう。 長年のPCBレイアウトエンジニアであろうと、たまにデザインする人であろうと、この質問への答えを理解することは役立ちます。答えは常に絶対的な表現で枠付けられます。PCB設計の質問に絶対的な用語で答えることはあまり好きではありませんが、この場合は答えが明確です：グラウンドプレーンの隙間を越えて信号をルーティングしてはいけません。さらに詳しく掘り下げて、なぜグラウンドプレーンの隙間を越えてトレースを引いてはいけないのか理解しましょう。 グラウンドプレーンの隙間：低速および高速設計 この質問に答えるには、DC、低速、高速での信号の振る舞いを考慮する必要があります。これは、各タイプの信号がこの基準面で異なるリターンパスを誘導するためです。信号がたどるリターンパスは、基板内で生成されるEMIに及ぼす重要な影響、および特定の回路がEMIに対してどれほど感受性を持つかについて、いくつか重要な影響を及ぼします。PCB内でリターンパスがどのように形成されるかをよりよく理解するために、 この記事と、Francesco Podericoからの 役立つガイドをご覧ください。 PCB内でリターン電流がどのように形成されるかを理解すれば、それがEMIと信号の整合性にどのように影響するかを見るのは簡単です。ここで重要な理由です—そしてそれはグラウンドプレーンのギャップを越えるルーティングに関連しています。ボード内のリターン電流によって形成されるループは、2つの重要な振る舞いを決定します： EMIの感受性。回路内の供給電流とリターン電流によって作られるループは、ボードのEMIに対する感受性を決定します。大きな電流ループを持つ回路は、より大きな寄生インダクタンスを持ち、放射されるEMIに対してより感受性が高くなります。 スイッチング信号におけるリンギング。回路内の寄生インダクタンスは、信号がレベル間で切り替わる際の 過渡応答の減衰レベルを決定します。回路内の寄生キャパシタンスと併せて考えると、これら二つの量は過渡応答の自然周波数と減衰振動周波数を決定します。 DC、低速、高速信号を詳しく見てみましょう： DC電圧/電流 基板がDC電源で動作する場合、リターン電流は信号トレースの直下ではなく、供給リターンポイントに直線的に戻るため、リターンパスを実質的に制御することはできません。これは、大きな寄生インダクタンスのために基板がEMIに弱くなることを意味します。電源が切り替わらないため、過渡振動がないと思われがちですが、マイクロストリップトレースがグラウンドプレーンのギャップを越えてルーティングされている場合でも、EMIの感受性の問題は依然として存在します。DCループのインダクタンスをできるだけ低く保つべきであり、ループインダクタンスを減らすためには、グラウンドプレーンのギャップを越えるルーティングを避けるのが最善です。 低速信号 DC信号と同様に、リターンパスは回路のループインダクタンスを決定し、これが EMI感受性および過渡応答の減衰を決定します。ループインダクタンスが大きい場合、減衰率は低くなり、DC信号の場合と同様に、グラウンドプレーンのギャップを越えてルーティングするとループインダクタンスが増加し、信号の整合性、電力の整合性、およびEMIに影響を与えます。 残念ながら、低速信号はある種の遺物であり、TTL以上の速度のロジックを使用するすべてのボードは高速回路として振る舞います。低速信号（一般に数十nsの立ち上がり時間とそれより遅い）では、特定の回路のリンギング振幅は通常、低く抑えられていたため、気づかれないことが多かったです。したがって、信号がグラウンドプレーンのギャップを越えてルーティングされない限り、ループインダクタンスは通常、激しいリンギング、EMI感受性、および関連する電力整合性の問題を防ぐのに十分に低かったです（下記参照）。 高速信号 低速で動作するように設計された基板に高速信号を流すと、与えられた回路ループのインダクタンスに対して、リンギングの振幅が大きくなります。これは、基板内のループインダクタンスをできるだけ小さく保つ必要性を再び示しています。目標は、与えられた相互接続においてリンギングの振幅を減少させるために、できるだけ多くの減衰を提供することです。再び、グラウンドプレーンのギャップを越えてルーティングすることで、ループインダクタンスの増加を避けることができます。さらに、高速回路を運ぶ信号層の下にグラウンドプレーンを配置することで、相互接続全体を通じてループインダクタンスができるだけ低くなるようにする必要があります。
回路設計における過渡信号解析のためのツール Thought Leadership 回路設計における過渡信号解析のためのツール 適切なシミュレータを使用すれば、これらの回路で過渡信号解析を行うことができます。 私はまだ最初の微分方程式のクラスを覚えています。最初に議論されたトピックの一つが、多くの異なる物理システムで発生する減衰振動回路と過渡信号応答でした。PCB内のインターコネクトや電源レールでの過渡応答は、ビットエラー、タイミングジッター、および他の信号整合性の問題の原因となります。過渡信号解析を行うことで、完璧な回路を設計する道のりでどの設計ステップを踏むべきかを決定できます。 単純な回路での過渡信号解析は、手作業で調べて処理することができ、時間の関数として過渡応答をプロットすることができます。より複雑な回路は、手作業で分析するのが難しい場合があります。代わりに、シミュレータを使用して回路設計中に時間領域の過渡信号解析を行うことができます。適切な設計ソフトウェアを使用すれば、コーディングスキルも必要ありません。 回路設計における過渡現象の定義 正式には、過渡現象は、一連の結合された一次線形または非線形微分方程式（自律的であるか非自律的であるかにかかわらず）として記述できる回路で発生する可能性があります。過渡応答はいくつかの方法で決定できます。私の意見では、ポアンカレ・ベンディクソンの定理を使用して、任意の結合方程式セットに対して手作業で簡単に処理できるため、過渡応答のタイプと存在を簡単に判断できます。このような操作が得意でない場合でも心配はいりません。SPICEベースの回路シミュレーターを使用して、時間領域で過渡挙動を調べることができます。 フィードバックのない時間不変回路の過渡応答は、3つの領域のいずれかに分類されます： 過減衰：振動のない遅い減衰応答 臨界減衰：振動なしで可能な限り速い減衰応答 減衰振動：減衰し、振動する応答 これらの応答は、時間領域シミュレーションの出力で簡単に確認できます。SPICEシミュレーターを使用して、回路図から直接過渡信号分析を実行できます。 時間領域での過渡信号分析のためのツール 回路の挙動を調べ、過渡信号解析を探求する最も簡単な方法は、時間領域シミュレーションを使用することです。このタイプのシミュレーションは、ニュートン・ラフソン法または数値積分法を使用して、時間領域で回路のキルヒホッフの法則を解くことにより行われます。これは、シミュレートされる回路の形式に依存します。これらおよびその他の方法は、SPICEベースのシミュレータに統合されており、明示的に呼び出す必要はありません。過渡解析のもう一つの方法は、回路のラプラス変換を取り、回路の極と零点を特定することです。 回路シミュレーションの観点からは、回路図から直接過渡信号解析シミュレーションを実行できます。これには、回路の挙動の2つの側面を考慮する必要があります： 駆動信号。これは、過渡応答を引き起こす入力電圧/電流レベルの変化を定義します。これには、2つの信号レベル間の変化（例えば、スイッチングデジタル信号）、電流入力信号レベルのドロップまたはスパイク、または駆動信号の任意の変化が含まれる場合があります。正弦波信号や任意の周期波形で駆動することも考慮できます。また、信号が2つのレベル間で切り替わる際の 有限立ち上がり時間も考慮できます。 初期条件。これは、駆動信号が変動する瞬間または駆動波形がオンになった瞬間の回路の状態を定義します。これは、時刻 t = 0 で、回路が初めて定常状態（つまり、回路内に以前の過渡応答がなかった）にあったと仮定します。初期条件が指定されていない場合、t
ダンピングと反射伝達における直列終端抵抗 ダンピングと反射の転送における直列終端抵抗 伝送線路を含む基板では、トレース、ソース、および負荷インピーダンスのマッチングが重要です。これらの条件を達成するために、単終端伝送線路に直列終端抵抗を使用する設計がいくつか見られるかもしれません。これを行う理由は、信号を遅らせるため、またはドライバーの出力インピーダンスを設定するためであり、誰に尋ねるかによって異なります。 驚くかもしれませんが、終端用の直列抵抗の配置は時々誤解されます。生じる疑問のいくつかは： 直列抵抗を手動で配置する必要があるのはいつですか？ 目標インピーダンスに伝送線路を設計するだけでよい場合はいつですか？ 短い伝送線路と長い伝送線路では何をすべきですか？ 直列抵抗を使用した場合の信号整合性において、負荷容量とグラウンドバウンスはどのような役割を果たしますか？ 単終端線路と差動線路の間に違いはありますか？ シグナリング標準にインピーダンス要件がない場合（例：SPIやI2C）にはどうすればよいでしょうか この記事では、高速GPIOやシリアルバスの観点から、上記のいくつかの質問を見ていきます。私たちはしばしば SPIのような標準を見て、インピーダンス要件が指定されておらず、バスが遅く動作するため、終端が不要であると簡単に仮定します。しかし、これはすべての場合に当てはまるわけではなく、任意の終端抵抗の配置は、注入される信号の立ち上がり時間、トレースの入力インピーダンス、およびライン上のオーバーシュートの減少に影響を与えます。 単端線上のシリーズ終端抵抗の2つの機能 シリーズ終端を使用する典型的な理由は以下の通りです： バスにはインピーダンス仕様がありません 出力インピーダンスと信号レベルは、特殊ロジックの目標値に調整されています プッシュプルドライバーは非常に迅速に切り替わります（数ns以下であることもあります） 受信機で見られる信号の立ち上がり時間は、負荷容量に依存します ドライバーからの出力インピーダンスは通常低いです ライン上にリンギングがあります 最後の点は、長い伝送線上の反射、または短い線上での過渡応答の励起の2つの要因によって引き起こされる可能性があります。前者はインピーダンスの不一致に関連していますが、後者は代わりにグラウンドバウンスの原因となる同じ要因に関連しています。 長い線上の反射：ドライバーの出力インピーダンスは常に伝送線の単終端インピーダンスよりも小さいため、ソースでの直列終端が時々使用されます。理想的な場合、出力インピーダンスは0オームですが、一般的には小さな非ゼロ値になります。終端抵抗の値をサイズする最も簡単な方法は、伝送線インピーダンスから出力インピーダンスを引くことです：
RF PCBで位相同期ループICをレイアウトする方法 Thought Leadership RF PCBで位相同期ループICをレイアウトする方法 通信システム、無線システム、および周波数合成が必要なその他のRFデバイスの一部として、位相同期ループはPCB設計において重要な役割を果たします。高周波トランシーバーや高速デジタルデバイスには、安定した内部制御可能なクロック信号を提供する統合VCOレイアウトとともに、統合された位相同期ループが含まれています。しかし、一部のPLL ICは、パッケージ内に統合VCOレイアウトを含む、個別のICとして利用可能です。合計すると、PLLはRF PCB設計において、復調、位相ノイズの除去、周波数合成におけるクリーンな波形の提供など、いくつかの重要なタスクを可能にします。 PCB内の位相同期ループは、他のRF PCBと同様に、寄生効果の影響を受ける可能性があり、設計者は個別の位相同期ループを使用している場合、賢明なレイアウト選択を行うべきです。 位相同期ループの使用目的は何ですか？ 位相同期ループには、アナログ（RF）システムや、ボード全体で正確なクロックおよび信号同期が必要なシステムにおいて、いくつかの重要な機能があります。ここでは、位相同期ループの基本的な機能と、それらがRF PCBにおいて重要である理由をいくつか紹介します。 フェーズノイズの除去：フェーズロックループは、電圧制御発振器（VCO）によって提供される基準と同期することで、基準信号からフェーズノイズを除去するためにも使用できます。過去には、これらのタスクにいくつかの別々のコンポーネントを使用していましたが、現在のフェーズロックループはVCOのレイアウトをICに統合しています。 周波数合成：アナログまたはデジタルのフェーズロックループは、ある基準よりも高いまたは低い周波数での周波数合成にも使用できます。デジタル合成の観点からは、フェーズロックループを使用してデジタルパルスの繰り返し率を減少または増加させることができます。どちらの場合も、商用および実験用のフェーズロックループでGHzの10倍の振動/繰り返し率に達することができ、多くのRFアプリケーションをサポートできます。 FM信号の復調：フェーズロックループにFM信号が供給されると、VCOはその瞬時周波数を追跡します。ループフィルターステージ（下記参照）からの誤差電圧出力、つまりVCOを制御するものは、復調されたFM出力と等しくなります。 低速/低周波数では、特定のドライバーの位相ノイズは通常、それを補償するために位相同期ループを利用する必要がないほど低いです。主な原因は、PCBレイアウトレベルで修正できる他の問題によるものです。 位相同期ループの各コンポーネントの役割 位相同期ループは、アナログアプリケーションではVCOからの負のフィードバックを使用し、デジタルアプリケーションでは数値制御オシレータ（NCO）を使用します。アナログアプリケーションでは、VCOまたはNCOからの出力周波数は、それぞれ入力電圧またはデジタル入力に依存します。いずれの場合も、PLLからの出力は、参照入力信号との位相差に比例します。位相差（そして出力）が時間とともに変化しない場合、その二つの信号は同じ周波数でロックされます。 RFシステムでは、アナログVCOからの出力は入力電圧に依存するため、参照 クロック信号を変調するのに役立ちます。位相同期ループ内では、VCOはループフィルターを使用して特定の参照に効果的にロックします。アナログ位相同期ループでは、ループフィルターが所望の参照信号にロックするまでに時間がかかります（約100 nsに達します）。 ループフィルターからの出力は、位相同期ループ内でも特別な位置を占めます。VCOを使用して所望のキャリア信号にロックする場合、周波数または位相変調信号は通常、位相同期ループのロック時間よりもはるかに速い速度で変調されます。この場合、ループフィルターは、参照とVCO信号の瞬時位相差に比例するエラー信号を出力します。変調された参照信号がキャリアとして位相同期ループに入力されると、このエラー信号は実際に復調された信号です。 位相同期ループのブロック図 位相同期ループのためのPCBレイアウト
デジタルICにはどのサイズのデカップリングコンデンサを使用すべきですか？ デカップリングコンデンサの計算：デジタルICにはどのサイズを使用すべきですか？ これらのデカップリングコンデンサは適切なサイズですか？ PCB設計ガイドライン、特に高速デジタル設計の「専門家」が繰り返し指摘することの一つに、適切なデカップリングコンデンサのサイズを見つける必要性があります。これは、これらのコンデンサがPDNで何をすることが期待されているのか、また電源の整合性を保証する上での彼らの役割を完全に理解せずに対処されることがあります。また、デジタル集積回路の電源ピンとグラウンドピンをブリッジするために、3つのコンデンサ（通常は1 nF、10 nF、100 nFなど）を配置するという数十年前のガイドラインをデフォルトとするアプリケーションノートも多く見かけます。過去には、これで十分だったかもしれません。高速デジタルコンポーネントで生じる電源の整合性の問題は、コア電圧に干渉するほど悪くなかったので、3つのコンデンサが行う仕事は十分でした。 今日の高速集積回路は、複数の出力を持ち、コア電圧が低い（1.0Vまで低い）ため、昔の遅いコンポーネントよりもはるかに厳しいノイズ制約を持っています。厳しいノイズ制約とは、より正確なデカップリングが必要であることを意味します。このため、今日の比較的強力なMCUやその他多くのデジタルコンポーネントを扱う設計者は、デカップリングキャップを適切にサイズする方法を知っておく必要があります。では、最良の方法は何でしょうか？一般的に、これを行う方法は2つあります。それぞれを見て、デカップリングキャパシタの値を計算する方法と、なぜ古い「3つのデカップリングキャパシタの神話」が現代の高速デジタル設計では関係ないのかを見てみましょう。 等価キャパシタモデルの理解 デジタル設計に必要なデカップリングキャパシタのサイズを決定する前に、キャパシタの基本的な回路モデルを理解する必要があります。キャパシタが理論通りに振る舞うと思いたいところですが、実際にはそうではありません。すべてのキャパシタには、そのインピーダンススペクトルを定義するリード上にある程度のインダクタンスがあり、これは実験的に直列RLCネットワークとしてモデル化されます： キャパシタをモデル化するための等価RLC回路 このモデルでは、ESRとESLはそれぞれ等価直列抵抗と等価直列インダクタンスです。Cの値は、コンポーネントのデータシートに記載されているキャパシタンスとして取ることができます。最後に、Rの値はキャパシタを形成する誘電体の導電率を考慮しています。これは、キャパシタが充電されて回路から取り外された後に発生する一時的な漏れ電流を考慮しています。この値は通常、無視できるほど大きいです。 このモデルでRを無視すると、値（ESR/(2*ESL)）は、回路の端に接続された負荷が0オームであると仮定した場合の等価回路の減衰定数です。これは、回路がフル充電/放電下で入力電圧の変化に対応するために必要な最小時間です。キャパシタのデータシートには減衰定数は記載されていませんが、代わりに下記のようなインピーダンススペクトルグラフを示しています。必要であれば、データシートのESLとESRの値を使用して減衰定数を計算することができます。 最後に、 すべての実際のキャパシタには自己共振周波数があり、任意の直列RLC回路の値と等しく、この場合は次のとおりです： 自己共振周波数は、インピーダンススペクトルグラフで確認できます。以下に、実際のAVXキャパシタの例を示します。 デカップリングキャパシタは実際に何をするのか？ これは、デジタル集積回路の電力整合性を保証するためにデカップリングキャパシタが必要な理由を理解するのに非常に役立つ素晴らしい質問です。全てのキャパシタは、直流電源に接続されたときに平衡状態で電荷を蓄えます。キャパシタ内の板は充電され、総電荷量はQ = CVに等しくなります。もしVが変動したり少し落ちたりすると、その電荷Qの一部が放出され、小さな電池のように負荷に供給されます。 デジタル回路に接続された実際のコンデンサーで生じる問題は、電圧降下が単一の周波数で発生しないことです。ソース電圧の時間依存の変動や回路への突然の電流バーストは、オシロスコープ上で鋭いエッジレートを持つスパイクのように見えることがよくあります。これは、その信号に関連するパワースペクトラムが一連の周波数にわたって広がり、自己共振と重なることを意味します。結果として、コンデンサーは応答して放電し、 電源バス上に一過性の振動を引き起こします。この電力が電源バス上のデジタルコンデンサICによってPDNに引き込まれる場合、電源バス上の一過性は電源ピンでのリンギングとして現れます。しかし、適切なデカップリングコンデンサのサイズと数が選択されれば、この変動は最小限に抑えることができます。これが、3つのコンデンサの持続的なガイドラインがある理由です。それは、安定した電力を確保しようとする際に、最も悪くない配置とサイズ付けです。
対称ストリップラインインピーダンス計算機と公式 対称ストリップラインのインダクタンスまたはインピーダンス計算機と公式 以前の記事 では、表面および埋め込みマイクロストリップトレースの インピーダンスを計算する際に、異なる計算機を使用すると生じる不整合について見てきました。前の記事で述べた多くの問題は、ストリップラインインピーダンス計算機にも当てはまります。対称ストリップラインは、非対称ストリップラインよりも、数値的にも解析的にも対処しやすいです。ここでは、対称ストリップラインのさまざまなインピーダンス公式と計算機の短い比較を行います。 IPC公式とワデルの方法 マイクロストリップインピーダンス計算機の場合と同様に、ストリップラインインピーダンス計算機は、IPC-2141公式またはワデルの方程式に依存する傾向があります。計算機がこれらの方程式を適切な近似の下で実装しているかどうかは常に慎重に確認するべきです。始めるために、この記事の方程式で使用される記号は、以下に示される幾何学に対応しています： 対称ストリップラインの幾何学 多くの計算機は、上記の図の幾何学的パラメータに対するさまざまな限界について、方程式を一連の近似に分割します。これらの方程式は、ワデルの方法を使用して見つけることができます。特定の（相互に排他的ではない）近似の下で、以下の方程式はストリップラインのインピーダンスを定義します： 狭いストリップのためのストリップラインインピーダンス方程式 広いストリップラインの場合、上記の方程式はフリンジ容量係数の観点から次の方程式に簡略化されます： 広いストリップのストリップラインインピーダンス方程式 上記の解は、IPC-2141規格で明確に定義されています。一般に、これらの方程式は実験結果と比較して約1%の誤差を生じますが、これはマイクロストリップ伝送線のIPC標準方程式よりもはるかに高い精度です。IPC-2141標準が正しい定義を使用している一例です。 良い計算機は、関連する限界を自動的に区別し、ユーザーの入力に基づいて正しい方程式を適用します。他の計算機は、ユーザーが狭いストリップラインまたは広いストリップラインを指していると仮定しますが、計算機の適用可能性を明示的には述べません。ストリップラインのインピーダンスを計算する際に、計算機が上記の二つの限界のいずれかを定義しているかどうかを必ず確認してください。 一部の計算機は直接互いを模倣しているため、同じタイプの誤りを含むことがあります。特定の近似の下でのみ有効なストリップラインインピーダンス計算機のために定義された他の方程式もあり、それらは実際には上記の方程式の簡略化です。著者の意見としては、これらの他の方程式は避けるべきだと考えられます。 限界 T = 0 での代替解は、第一種楕円積分の形で書くことができます。自分のストリップライン計算機を作成することに興味がある開発者は、この積分を評価するための標準的な数値アルゴリズムを簡単に実装できます。興味のある読者は、この方程式についての コーンのオリジナル論文を参照してください。 伝送線との関係