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差動クロストークと差動ペア間のスペーシング PCB設計における差動ペアの間隔とクロストーク 差動信号によるクロストークが信号に問題を引き起こしていますか？ここでは、差動信号がどのようにクロストークを発生させるか、そしてどのようにして差動信号の整合性を保証できるかについて説明します。
PCBトレースのインダクタンスと幅：どれくらい広いのが過ぎるのか？ PCBトレースのインダクタンス計算：どれくらい広いのが過ぎるのか？ トレースを正しくサイズ設定し、PCBトレースのインダクタンスが十分に低いことを確認する方法は次のとおりです。
直交トレース配線PCB 多層PCBにおける直交トレース配線の長所と短所 直交トレースルーティングの使用を制限する要因は何ですか？ほとんどの設計の質問と同様に、それは信号速度、スタックアップ、そしてPCBレイアウト内の配置に依存します。専門家であるZachariah Petersonによる最新のPCB設計ブログを読んで、さらに詳しく学びましょう。
アルティウムとSimberian社のパートナーシップにより成長を続ける高速設計機能 Thought Leadership アルティウムとSimberian社のパートナーシップにより成長を続ける高速設計機能 アルティウム社員一同より新年のご挨拶を申し上げます! 今年最初の記事では、Simberian社の営業およびマーケティング責任者であるRoger Paje氏に、最近締結された当社との正式なパートナーシップについて、またSimberian社の高精度フィールドソルバーテクノロジーによるAltium Designerのレイヤースタック、インピーダンス、表面粗さのモデリングなどの新しい高速設計機能の導入支援についてのお話を伺います。これらの拡張機能はAltium Designer 19で初めて搭載され、Altium Designer 20で強化されました。今後はさらに多くの機能が搭載されることをご期待ください。 Judy Warner: Rogerさん、Simberian社について、そして同社でのあなたの役割についてお聞かせください。 Roger Paje: 弊社は、PCB構造、および基板のシグナルインテグリティー解析のための電磁シミュレーション ソフトウェアを開発しています。当社の使命は、技術パートナーと共に、実際の現場での測定により検証された正確な結果を技術者に提供することです。営業、およびマーケティング責任者としての私の役割は、お客様とシグナルインテグリティーコミュニティーとも協力して、設計が最初から機能するように検証できるソフトウェアを作成することです。 Warner: 最近、アルティウムとSimberian社は正式な提携を発表しました。その内容と、PCB設計者がAltium Designerで引き続き実行できることについてお話しいただけますか? Paje: アルティウムとSimberianの提携で重点的に取り組むことはただひとつ。より多くの技術者が正確なシグナルインテグリティー解析を利用できるようにすることです。これは、PCIe
DDR5 PCB設計と信号整合性：設計者が知っておくべきこと DDR5 PCBレイアウト、ルーティング、およびシグナルインテグリティガイドライン DDR5規格のリリースが2020年7月に発表されました。これは、提案された規格に従う最初のRAMモジュールの開発が発表されてから約18ヶ月後のことです。この規格では、ピーク速度が5200 MT/秒/ピンを超えることが可能であり（DDR4の3200 MT/秒/ピンと比較して）、JEDECで評価された速度は最大6400 MT/秒/ピン、チャネル帯域幅は最大300 GB/秒まで増加します。 この新世代のメモリは、8GB、16GB、32GBの容量で、技術がより商業化されるにつれて、以前の世代よりも需要が上回ると予想されます。 より高速な速度、より低い供給電圧、そしてより高いチャネル損失は、DDR5のPCBレイアウトと設計において厳格なマージンと許容誤差を生み出しますが、DDR5チャネルの信号整合性は一般的な信号整合性メトリクスを用いて評価することができます。この分野には取り上げるべきことがたくさんありますが、この記事では、DDR5における信号整合性を確保するための重要なDDR5 PCBレイアウトおよびルーティングガイドライン、およびDDR5チャネルにおける重要な信号整合性メトリクスに焦点を当てます。 DDR5アイダイアグラムとインパルス応答 DDR5チャネルの信号整合性を調べるために使用される重要なシミュレーションには、アイダイアグラムとインパルス応答の2つがあります。アイダイアグラムは、シミュレートすることも、測定することもできますし、終端されたチャネルでのインパルス応答も同様です。どちらもチャネルが単一ビットおよびビットストリームを伝送する能力を測定し、チャネルの解析モデルが因果関係の観点から評価されることを可能にします。以下の表は、これらの測定/シミュレーションから得られる重要な情報をまとめたものです。 インパルス応答 アイダイアグラム 測定内容 単一ビット応答 ビットストリームへの応答 測定から判断できること - チャネル損失 (S21) -
高速配線のための高度なPCBガイドライン Thought Leadership 高速配線のための高度なPCBガイドライン これらの高速配線ガイドラインを使用して、高度なPCB用のこの先進的なボードを作成できます 新しい設計はますます高速化しており、PCIe 5.0は32 Gb/sに達し、PAM4は信号の整合性と速度を限界まで押し上げています。適切なインターコネクト設計は、高度なデバイスの低ノイズマージン、完璧な電力安定性要件などを考慮し、信号が適切に受信されることを確実にする必要があります。 高度なデバイスが低い信号レベルで動作するため、高速配線ガイドラインは、インターコネクト全体でのインピーダンス不連続による信号損失、歪み、反射を防ぐことに焦点を当てています。特に多レベル信号を使用する場合、超高速信号には、ここで提示されたすべての高速設計ガイドラインを真剣に考慮し、実践に移す必要があります。 重要な高速配線ガイドライン 高速がサブナノ秒領域に達する場合、特に新しいPCIe世代で、高速ネットワーキング機器をサポートするために、どの設計者もいくつかの基本的な高速PCB配線ガイドラインを心に留めておくべきです。新しいデバイスが引き続き速度制限を破るため、アプリケーションを満足させるためにいくつかを選択するのではなく、これらのガイドラインすべてを念頭に置く必要があるでしょう。 制御インピーダンスルーティングと電力整合性のためのスタックアップ 信号整合性だけでなく、電力整合性にとっても、スタックアップは重要です。同様に、信号帯域が10GHz台にまで拡大する場合、特に多レベル信号方式（例えば、400GネットワーキングのPAM4）を使用する場合、インターコネクトの インピーダンスを制御する必要があります。これは、適切な終端とマッチングを確保するためです。また、リンギング（つまり、過渡応答を臨界的に減衰させる）を最小限に抑えるためにトレースのサイズを適切に設定しながら、 インピーダンスを一定に保つ必要があります。これには、入念なスタックアップエンジニアリングとインターコネクト設計が必要です。 差動ペアルーティングと長さのマッチング 共通モードノイズが信号整合性における主要な問題であるため、制御インピーダンスルーティングの一環として、差動ペアの長さ全体にわたって十分な結合を確保する必要があります。これには、 差動ペアの長さに沿った位相マッチングも必要です。可能な限り、結合領域は直接レシーバーに伸び、結合されていない領域はドライバーに限定され、長さがマッチしている必要があります。これにより、共通モードノイズは完全に位相が揃っていると見なされ、レシーバーで完全に抑制されます。 適切な基板材料を選択する 高速立ち上がり時間が求められる場合、低損失正接とフラットな分散特性を持つ基板材料を見つける必要があります。ここで分散は非常に重要であり、インターコネクトの長さに沿ってインピーダンスと伝搬定数が連続的に変化することを引き起こします。まず、分散は電磁パルス（すなわち、デジタル信号）が伝播するにつれて広がる原因となります。第二に、強い分散の 存在下では、信号の立ち上がりエッジで見られるインピーダンスが、立ち下がりエッジで見られるインピーダンスと一致しないため、強い歪みが生じます。関連する帯域幅で誘電率がフラットであることを確認する必要がありますが、これは12 GbpsでのPAM4では簡単に30 GHzに及ぶことがあります。 短いトレースとバックドリリング