多層PCBにおける直交トレース配線の長所と短所

フォーラムやブログ投稿、さらにはアプリケーションノートで、2層から6層のボードで直交配線の使用を推奨する意見をたまに見かけます。アプリケーションノートを見る際、私は通常リック・ハートリーのアドバイスを優先し、このアドバイスを文脈の中で考えようとします。残念ながら、アプリケーションノートの推奨事項は常に疑問を持って受け取られるわけではなく、適用可能でない状況でしばしば適用されます。

この記事は、直交トレース配線をいつ使用しないかについてのものであり、オートルーターや類似のトピックでどのように設定できるかについてではありません。超高速/高周波の世界で長い間働いている人にとっては、これはおそらく新しい情報ではありません。しかし、私たちの残りの部分にとっては、しばしば文脈なしで提供される古い情報にデフォルトする誘惑があります。これは特に直交トレース配線に当てはまります。

不良なスタックアップがルーティングでクロストークを引き起こす

私がデザイナーに直交配線を使うことを推奨しているのを初めて見たのはStackExchangeでした。このウェブサイトは多くのトピックに関して優れたリソースであり、ソフトウェアやコーディングに関連するすべてのことについて、間違いなく私の最初の情報源です。電子機器とPCB設計がますます複雑になる中、このサイトや他のサイトからの推奨事項を文脈を考慮せずに適用することは簡単で、これらの設計選択がボードの故障を引き起こす場合があります。

最近、古い設計のアップグレードのデバッグを手伝ってほしいというクライアントがいました。クライアントは、下に示す6層スタックアップで古典的な直交トレース配線の推奨を使用することにしました。このスタックアップでは、上部の2層と下部の2層が信号層です。これらの層のトレースはIC間で直交して配線され、層間の移行には標準のスルーホールビアが使用されました。

このシンプルな6層スタックアップを高速信号に使用しないでください...

経験豊富なデザイナーなら、この状況の何が問題かすでに分かっているはずです。問題は、エンジニアがスタックアップを変更せずに新しいMCUを使用して設計をアップグレードしようとしたことで、設計に過剰なクロストークが発生し、EMCテストに合格しなかったことでした。

この時点で、解決策は明らかであるべきです。スタックアップを適切に設計することで、高いエッジレートを扱う際に信号の整合性を保証するために直交ルーティングに完全に依存する必要がなくなります。結局のところ、これは電力の整合性の問題であり、直交ルーティングとはあまり関係がなく、レイヤーの配置とより関係があります。しかし、これは次の質問を引き起こします：直交ルーティングをいつ使用すべきか？

直交トレースルーティングが適用されるのはいつか？

直交ルーティングは、2つの可能な状況で使用されます：

• 異なるレイヤーで縦と横のルーティングチャネルを切り出すため
• 隣接するレイヤー上のトレース間の容量性クロストークを防ぐために、それらの間の結合領域を最小限にする

最初の使用法は完全に適切であり、スタックアップが正しく設計されている限り（下記参照）、ルーティングをはるかに簡単にすることができます。

信号の整合性に関しては、2つの隣接する信号レイヤー間で直交ルーティングを使用するときに、次のように進行する難易度のクロストーク問題があります：

• エッジレートが低い場合、隣接する信号層でもクロストークは少なくなります（UART、I2Cなどに適用）。
• エッジレートが速い場合（SPIなど）、より高度なチップでクロストークが発生することに気づくかもしれません。
• 差動ペアでは、クロストークは差動となり、受信機でキャンセルすることはできません。
• 非常に高速なエッジレート（サブナノ秒）では、より多くのクロストークと放射される放射が発生します。

これは信号の整合性にどのように機能するのでしょうか？攻撃者のデジタル信号が伝播すると、磁場が生成され、信号の切り替えエッジがトレースの周囲の領域で変化する磁束を生成します。これが誘導クロストークです。2つの線の間には電場も存在します。攻撃者信号が切り替わると、被害者線に変位電流が誘導されます。これが容量性クロストークです。

隣接する層上のインターコネクトが直交方向（垂直方向）にルーティングされる場合、一方のトレースからの磁場は常に、次の層の被害トレースによって形成される導体ループに平行に向けられ、直接的な誘導性クロストークを効果的に排除します。この説明は技術的に正確ですが、実際のPCBスタックアップとレイアウトの他の重要な側面を考慮していないため、過度に単純化されています。直交ルーティングを使用する際の主な問題は、スイッチング速度、デカップリング、および信頼性のあるリターンパスの定義に関連しています。Rick Hartleyは、最近のインタビューで、これらの重要なルーティングおよびスタックアップの側面について議論しています。

誘導結合がないにもかかわらず、トレース間の小さな交差領域であっても、依然として静電容量結合が存在します。リターンパスを適切に設計していない場合、信号層1とそのグラウンド（上記の画像を参照）の間の電場は、相互静電容量を介して層2の信号に単純に戻る可能性があり、静電容量性クロストークを引き起こします。静電容量結合された信号によって見られるインピーダンスは、信号エッジレートが速いほど低くなり、被害トレースにより強い電流パルスを生成します。

このような高度な設計では、直交トレースルーティングは使用されません。

エッジレートが低い場合、直交配線が使用されているかどうかにかかわらず、容量性クロストークに気付かないことがあります。それでも発生しますが、被害を受けるトレースに接続されたコンポーネントのノイズマージンを突破するほど大きくはないかもしれません。低速では、誘導的に結合された信号は低インピーダンスを見るため、誘導結合を最小限に抑えるために隣接する信号層で直交配線を行いたいと思うでしょう。低エッジレートで作業することは、隣接する信号層で直交トレース配線が適切である一例です。私たちの残りの部分にとっては、通常、エッジレートの面でナノ秒以下で作業しており、これは信号層間の慎重なシールド/隔離、慎重に設計されたリターンパス、および超安定電力供給を必要とします。すべては適切なPCBスタックアップを設計することにかかっています。

直交配線を行うが、グラウンドを使用する

ここでのポイントはシンプルです：直交配線は信号の整合性の問題、特に高速エッジレートでのクロストークに対する万能薬ではありません。しかし、直交配線は、コンポーネントのグループ間にチャネルを切り開くために非常に有用です。それを適切に使用するためには、スタックアップには2つの信号層を分離するグラウンドが必要です。

以下の例では、外側の表面にシグナルレイヤーを持つ当社のレガシーな多層設計の一つを示しています。L2はグラウンドで、L3には直交ルーティングチャネルが含まれています。このタイプのルーティングは、異なるレイヤーでのルートを2つの垂直方向で作成することで、あなたのルートのためのスーパーハイウェイを作り出します。ルーティングは非常にクリーンで、2つの異なるチャネルに分けられ、ボードの両側のコンポーネントから出るスルーホールビアを使って簡単にアクセスできます。これにより、ボードの上部にあるRAMチップと中央のMCUの間を簡単にルーティングすることができます。

スタックアップは以下の通りです。このスタックアップは2つの内部シグナルレイヤーを使用していますが、L4は制御ピンと電源レールに割り当てられました。 同じルーティングスタイルを2つの内部グラウンドプレーンを持つ4層ボードで実装することもできます。 ここでの主なガイドラインは、2つのシグナルレイヤーをグラウンドが分離している限り、直交ルーティングが問題ないということです。

これは、特にコネクタの配置において、PCBレイアウトにおける賢い部品配置を重視しています。しかし、コネクタをどこにでも自由に配置できるわけではありません。実際の製品では、エンクロージャに入るケーブル、エンクロージャ内の他のボード、部品の奇妙なピン配置、コネクタの奇妙なピン配置によって制約を受けることがあります。コネクタの問題は、特にピン配置が標準化されている場合や、他の製品によってピン配置が制約されている場合に、ルーティングを大きく制約する可能性があるため、おそらく最大の課題です。この場合、コネクタに関しては、カスタムケーブル/ハーネス設計を通じてピン配置を制御できる場合、直交ルーティング戦略をより容易に実装できます。

Altium Designer^®のルーティングおよびレイヤースタック設計機能は、ボードとレイアウトを作成するための第一選択肢です。ルール駆動の設計エンジンは、レイアウトを作成する際にリターンパスチェックやその他の重要なDRCを提供します。あらゆるアプリケーションに対して最高品質のPCBを設計できるでしょう。Altium Designerのポストレイアウトシミュレーションツールを使用して、信号動作のさまざまな側面をシミュレートすることもできます。

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