パワーインテグリティに関する5つの誤解：AC編

シグナルインテグリティやEMIには神話のような誤解が多いと思っているなら、パワーインテグリティはさらにその上を行きます。パワーエレクトロニクスとPCB設計において、パワーインテグリティにはDCとACの2つの側面があります。DCパワーインテグリティについては別の記事ですでに取り上げましたので、今回はACパワーインテグリティに関する5つの最大の誤解を見ていきましょう。では、さっそく始めます。

誤解1：どんな電源でも動作する

パワーインテグリティに関する多くの議論では、電源レギュレータの役割が完全に無視され、理論上完璧なものとして扱われています。実際には、半導体メーカーは高速デジタルシステム向けの部品に対して、高速で電力を供給するための専用設計の電源レギュレータを用意しています。高速デジタル用電源レール向けの一般的な電圧レギュレータモジュールには、次のような重要な特徴があります。

• マルチフェーズの降圧コンバータである
• 制御ループ帯域幅が広い
• 出力インダクタンスが低い

最初の点が重要な理由は、マルチフェーズ設計では各フェーズを低デューティ比で動作させながら、実効的なスイッチング周波数を高くできるため、出力のスイッチングノイズを低減できるからです。私はこの重要な点について、別のブログ記事で説明しています。

ただし、高速デジタル設計では2つ目の点のほうがさらに重要です。これは、出力側の過渡変動に対してレギュレータがどれだけ速く応答できるか、ひいては出力電圧をどれだけ安定に維持できるかを決定するためです。2つ目の点から導かれるのは、レギュレータの出力インピーダンスが低いということであり、そのインピーダンスは非常に高い周波数まで低いままである必要があります。これらの要素が組み合わさることで、高速デジタルI/Oがスイッチングを開始した際に、レギュレータとPDNの構造（ディスクリートコンデンサおよびプレーン容量を含む）が電源レール上のリップルを抑制できるようになります。

誤解2：電源層は1層あれば十分

単一の電源層でも、たとえそれが複数の電源レールに分割されていても成立する設計はあります。BGAパッケージで1000ボール未満の小型デジタルプロセッサでは、依然として複数の電源電圧が必要になるでしょう。しかし、必要な電力をすべてプロセッサに供給するために、電源層を大きなレールに分割できる場合があります。大規模なBGAに電力を供給する単一層上で、どの程度の数と多様性の電源レールがあり得るかを示す例を以下に示します。

1つの層にあまりに多くの電源レールを配置しようとすると、各レールに過大な電流が流れる可能性があります。その場合、高電流レール用に別の電源層が必要になることがあります。

プロセッサがより大規模になり、より多くのI/Oをより高速でサポートする必要がある場合には、複数の電源プレーン層が必要になることがあり、それぞれに専用のグラウンドプレーンが必要です。これは、PDNインピーダンスを適切な目標値未満に抑えるために十分なプレーン容量を確保するためです。大規模なデジタルプロセッサでは、100 MHzから1 GHzの範囲にわたってサブmΩのPDNインピーダンスが一般的です。そのようなプロセッサの例としては、1000ピンを超える大型CPUや大型FPGAがあります。

誤解3：低Dk誘電体はパワーインテグリティに有利

高速デジタル設計では、Dk値が3〜4の先進的なFR4材料がよく使用されます。これらの材料は一般に分散も小さく、低いDk値と相まって、高帯域チャネルのシグナルインテグリティに有利です。しかし、低Dkの誘電体がパワーインテグリティにとって常に最良の選択とは限りません。

低Dk材料がパワーインテグリティに「悪い」というわけではなく、むしろ電源-グラウンドプレーン対においては、より高いDk値のほうが適している場合があるということです。その理由は、Dkが高い誘電体ほど、同じ厚さでもより大きなプレーン容量を提供できるからです。このため、場合によってはスタックアップにECM（embedded capacitance material）と呼ばれる特殊材料が使われます。これらの材料には、一般に次の3つの重要な特性があります。

• 層厚が非常に小さい
• Dk値が非常に高い
• 先進的なFR4材料よりDf値が高い

Df値が高いと高周波での過渡応答を減衰させるのに役立ち、同時に高いDk値と薄い層厚によってGHz帯まで及ぶ非常に大きなプレーン容量を実現できます。これらの周波数を超えると、プロセッサのパッケージ内PDNインピーダンスが支配的となり、ダイ上のバンプで観測されるパワーインテグリティを決定するようになります。

• ECMの詳細については、この記事をご覧ください

より薄いECMをPCBスタックアップに使用した場合にPDNインピーダンスが低下することを示すデータ。約1 GHz付近の共振挙動が、より薄いECM材料の使用によって大幅に低減されていることが非常にはっきりと分かります。[出典：DuPont]

誤解4：コンデンサ値は3種類でよい

デカップリング／バイパスコンデンサの選定に関して最も一般的に見られる指針は、1桁ずつ離れた3つの容量値、すなわち10 µF、1 µF、100 nFを使用するというものです。これはASICには問題ないかもしれませんが、共振ピークのない低PDNインピーダンスを必要とする大規模デジタルプロセッサでは、すぐに成り立たなくなる可能性があります。なぜなら、共振によって目標インピーダンス値を容易に超えてしまい、その周波数で強い過渡変動が発生して電力供給を妨げることがあるからです。

以下の画像は、Eric Bogatin、Steve Sandler、Larry Smithによる画期的なSignal Integrity Journalの記事からのもので、高帯域で電力供給を必要とする大規模デジタルプロセッサにおいて、これが最適なコンデンサ選定とは限らない理由を示しています。

複数のMLCC値を用いた場合のPDNインピーダンス。[出典：Signal Integrity Journal]

コンデンサをさらに追加すればPDNインピーダンス曲線は下がりますが、PDNインピーダンスのピークを目標インピーダンス値未満に抑えるには、極めて多数のコンデンサが必要になる場合があります。より良い方法は、従来の設計指針で示される3つの値を超えて、コンデンサ値をより広く分散させることです。これによりPDNインピーダンスのピークを平滑化でき、インピーダンス曲線を目標値未満に保つために必要なコンデンサ総数を減らせます。

誤解5：コンデンサは必ずVDD/GNDピンの近くに置かなければならない

クワッドパッケージの小型プロセッサやASICでは、この主張は実際に正しいです。特に、電源が電源／グラウンドプレーン対によって供給されていない場合にはなおさらです。しかし、BGAパッケージの大規模デジタルプロセッサでは、パッケージ内部領域のピンまで電力を届けるために電源-グラウンドプレーン対が必要であり、すべてのコンデンサを電源ピンやグラウンドピンの近くに配置することは不可能です。

電源-グラウンドプレーン対がBGAを用いた設計で使われる場合、プレーンを介した経路インダクタンスは、トレースとビアで配線されたどの接続のインダクタンスよりもはるかに低くなります。電源／グラウンドプレーン対は分布定数的な低インダクタンス構造として振る舞い、通常は0.1〜0.5 nH程度ですが、短いトレースとビアの組み合わせでも1〜2 nHが加わり、さらに複数のビアを含む長いトレース経路では5〜10 nH以上に達することがあります。

以下の表は、プレーンベースの配線によって配置制約がどのように変わるのかを示すため、接続タイプごとのインダクタンス値の例を示しています。

プレーン対は、デカップリングコンデンサとプロセッサのピンとの横方向距離にかかわらず相互接続インダクタンスを低く保てるため、BGA領域から数ミリメートル離れた位置に配置されたコンデンサでも、過渡事象の際に効果的に電荷を供給できます。支配的な制約は絶対的な近接性ではなく電流経路のインダクタンスであり、プレーンベースの給電では、そのインダクタンスをトレース配線接続で達成可能な値より十分低く抑えられます。

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