電源インテグリティに関する5つの誤解：AC編

信号インテグリティやEMIには神話めいた話が多いと思っているなら、電源インテグリティに出会うとさらに驚くかもしれません。パワーエレクトロニクスとPCB設計において、電源インテグリティにはDCとACの2つの側面があります。DC電源インテグリティについては別の記事で取り上げましたので、今回はAC電源インテグリティに関する5つの大きな誤解を見ていきましょう。では、さっそく始めます。

誤解1: どんな電源でも使える

電源インテグリティに関する議論の多くでは、電源レギュレータの役割が完全に無視され、理論上は完璧な電源レギュレータがあるものとして扱われています。実際には、半導体メーカーは高速デジタルシステム向け部品に対して、高速で電力を供給できる専用設計の電源レギュレータを提供しています。高速デジタル用電源レール向けの一般的な電圧レギュレータモジュールには、重要な特性が3つあります。

• マルチフェーズのバックコンバータである
• 制御ループ帯域幅が広い
• 出力インダクタンスが低い

最初の点が重要な理由は、マルチフェーズ設計では各フェーズを低デューティサイクルで動作させながら、実効的なスイッチング周波数を高くできるため、出力のスイッチングノイズを低減できるからです。私はこの重要な点を別のブログでも説明しています。

ただし、高速デジタル設計では2番目の点のほうがさらに重要です。というのも、これによってレギュレータが出力の過渡変動にどれだけ速く応答できるか、ひいては安定した出力電圧を維持できるかが決まるからです。この2番目の点から導かれるのは、レギュレータの出力インピーダンスが低いということであり、そのインピーダンスは非常に高い周波数まで低く保たれる必要があります。これらの要素が組み合わさることで、レギュレータとPDNの構造（ディスクリートコンデンサおよびプレーン容量を含む）が、高速デジタルI/Oのスイッチング開始時に電源レール上のリップルを抑制できるようになります。

誤解2: 電源層は1層で十分

一部の設計では、単一の電源層でも対応可能であり、たとえそれが複数の電源レールに分割されていても問題ない場合があります。たとえば、BGAパッケージで1000ボール未満の比較的小型なデジタルプロセッサでも、複数の供給電圧が必要になることがあります。しかし、必要な電力をすべてプロセッサへ供給するために、電源層を大きめのレールへ分割することは可能です。大きなBGAに対して単一層上で想定される電源レールの数と多様性の例を以下に示します。

単一層にあまりにも多くの電源レールを配置しようとすると、各レールに過大な電流が流れる可能性があります。その場合、高電流レール用に別の電源層が必要になることがあります。

プロセッサが大型化し、より多くのI/Oをより高速でサポートする必要が出てくると、複数の電源プレーン層が必要になる場合があり、それぞれに対応するグラウンドプレーンも必要です。これは、PDNインピーダンスを適切なターゲット値以下に保つのに十分なプレーン容量を確保するためです。大型デジタルプロセッサでは、100 MHzから1 GHz帯にわたってサブmΩのPDNインピーダンスが一般的です。こうしたプロセッサの例としては、大型CPUや、1000ピンを超える大型FPGAが挙げられます。

誤解3: 低Dk誘電体は電源インテグリティに有利

高速デジタル設計では、Dk値が3〜4の先進的なFR4材料がよく使われます。これらの材料は分散も小さい傾向があり、低いDk値と組み合わさることで、高帯域チャネルの信号インテグリティに有利です。しかし、低Dk誘電体が常に電源インテグリティに最適とは限りません。

低Dk材料が電源インテグリティに「悪い」というわけではなく、むしろ電源-グラウンドプレーン対においては、より高いDk値のほうが適している場合があるということです。その理由は、Dkが高い誘電体のほうが、同じ厚さでより大きなプレーン容量を得られるためです。そのため、場合によってはスタックアップにECM（embedded capacitance material）と呼ばれる特殊材料が使われます。これらの材料には、一般に3つの重要な特性があります。

• 層厚が非常に小さい
• Dk値が非常に高い
• 先進FR4材料よりDf値が高い

Df値が高いことで高周波の過渡応答が減衰しやすくなり、一方で高いDk値と薄い層厚によって、GHz帯にまで及ぶ非常に大きなプレーン容量を実現できます。これより高い周波数では、プロセッサのパッケージ内部PDNインピーダンスが支配的となり、ダイ上のバンプで観測される電源インテグリティを決定します。

• ECMについてはこの記事で詳しく解説しています

PCBスタックアップでより薄いECMを使用した場合にPDNインピーダンスが低下することを示すデータです。約1 GHz付近の共振挙動が、より薄いECM材料を使うことで大幅に減少していることが非常によく分かります。[出典: DuPont]

誤解4: コンデンサは3つの値でよい

デカップリング/バイパスコンデンサの選定に関して最もよく見られる指針は、10 µF、1 µF、100 nFのように、1桁ずつ離れた3つの容量値を使うというものです。これはASICには問題ないかもしれませんが、共振ピークのない低PDNインピーダンスを必要とする大型デジタルプロセッサでは、すぐに通用しなくなる可能性があります。なぜなら、共振によってターゲットインピーダンス値を容易に超えてしまい、その周波数で強い過渡変動が発生し、電力供給を妨げるからです。

Eric Bogatin、Steve Sandler、Larry Smithによる代表的なSignal Integrity Journalの記事に掲載された以下の図は、高帯域で電力供給を必要とする大型デジタルプロセッサに対して、これが最適なコンデンサ選定ではない可能性を示しています。

複数のMLCC値を用いた場合のPDNインピーダンス。[出典: Signal Integrity Journal]

コンデンサをさらに追加すればPDNインピーダンス曲線は下がりますが、PDNインピーダンスのピークをターゲットインピーダンス値以下に抑えるには、極めて多くの個数が必要になる場合があります。より良い方法は、従来の設計指針で示される3つの値だけに限定せず、コンデンサ値をより広く分散させることです。これによりPDNインピーダンスのピークを平滑化でき、インピーダンス曲線をターゲット値以下に保つために必要な総コンデンサ数を減らせます。

誤解5: コンデンサは常にVDD/GNDピンの近くに置かなければならない

クワッドパッケージの小型プロセッサやASICでは、この記述は実際に正しいです。特に、電源/グラウンドプレーン対で給電していない場合には当てはまります。しかし、BGAパッケージの大型デジタルプロセッサでは、パッケージ内部領域のピンまで電源-グラウンドプレーン対を用いて給電する必要があるため、すべてのコンデンサを電源ピンやグラウンドピンの近くに配置することはできません。

BGAを用いた設計で電源-グラウンドプレーン対を使用する場合、プレーンを通る経路インダクタンスは、配線トレースとビアで構成されたどの接続のインダクタンスよりもはるかに低くなります。電源/グラウンドプレーン対は分布定数的な低インダクタンス構造として振る舞い、通常は0.1〜0.5 nH程度です。一方、短いトレースとビアの組み合わせでは1〜2 nHが加わり、さらに複数ビアを含む長いトレース経路では5〜10 nH以上に達することがあります。

以下の表は、接続方式ごとのインダクタンス値の例を示したもので、なぜプレーンベースの配線では配置制約が変わるのかを説明しています。

プレーン対によって、デカップリングコンデンサとプロセッサピンとの横方向距離にかかわらず相互接続インダクタンスを低く抑えられるため、BGA領域から数mm離れた位置に配置したコンデンサでも、過渡イベント時に効果的に電荷を供給できます。支配的な制約は絶対的な近接性ではなく電流経路のインダクタンスであり、プレーンベースの給電ではそのインダクタンスをトレース配線接続よりも十分低く保てます。

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