HDI製造の基本

Happy Holden
|  投稿日 January 14, 2019  |  更新日 December 18, 2020

相互接続の密度の定義

HDI設計を計画する場合、HDIプロセスの性能を測る基準または指標があります。図1の三角形に示すように、HDIプロセスに不可欠な3つの輪が配線密度の要素となります。

 

HDI設計指標のスクリーンショット

図1. HDI設計指標

 

アセンブリの複雑さ

表面実装部品のアセンブリの難しさを示す2つの指標は、平方インチ(または平方cm)当たりの部品数で測定される部品密度(Cd)と平方インチ(または平方cm)当たりのリード数で測定されるアセンブリ密度(Ad)です。        
      

部品のパッケージング

部品の複雑さを示す指標は、部品当たりの平均リード(I/O)数で測定される部品の複雑さ(Cc)です。もう1つの指標として、部品のリードピッチもあります。
 

プリント配線基板の密度

基板の平方インチ当たりの平均トレース長(全信号レイヤーを含む)で測定されるプリント回路の密度(複雑さ)(Wd)です。この指標の単位は平方インチ当たりインチ(または平方cm当たりcm)です。第2の指標としてリニアインチ(またはcm)当たりのトレース数もあります。PWB密度は、「ネット当たり平均3つの電気的ノードがあり、部品のリードはネットのノードである」という仮定の下で導かれており、平方インチ当たりの部品数と部品当たりの平均リード数の積の平方根に比例するという式になっています。?は2.5(アナログ/ディスクリート領域)、3.0(アナログ/デジタル領域)、3.5(デジタル/ASIC領域)です。

 

              PWB密度(Wd)= ? √ [Cd] x [Cc]

= ? √ [平方インチ当たりの部品数] x [部品当たりの平均リード数]

 

ここで、                           p = 部品数(個)

                            l = 全部品のリード数

                            a = 基板の上面の面積(平方インチ)

 

パッケージング技術マップ

図2は、パッケージング技術マップと呼ぶものです。パッケージング技術マップは、1991年1月に東芝が初めて示しました。[1]

このマップの2番目に重要な機能は右上の領域です。この「高度な相互接続の領域」で、HDI構造が必要です。破線がHDIの限界または壁です。これを越えると初めて、HDIを使うことのコスト効率が高くなります。破線から大きく離れると、HDIを使うことが不可欠になります。

スルーホール(TH)配線の限界のスクリーンショット

図2. 一般的なアセンブリの関数としてのスルーホール(TH)配線の限界

 

パッケージング技術マップは、アセンブリのサイズ、部品数、部品のリード数を測定することで作成します。部品には、アセンブリの両面とエッジフィンガーまたはコンタクトが含まれます。単純にリード数を部品数で割った数と部品数をアセンブリ面積で割った数とで、X軸とY軸とが分かります。部品当たりの平均リード数に対する平方インチ(cm)当たりの部品数を両対数グラフ上にプロットすると、PWB配線密度(平方インチ(cm)当たりのインチ(cm))とアセンブリの複雑さ(平方インチ(cm)当たりのリード数)が計算できます。アセンブリ密度は単純にX軸とY軸の積です。


スルーホール配線の限界

チャート(図 2)を使って表面実装アセンブリを分析すると、パッケージングチャートに3つの主要な領域があるのが分かります。そのため、これをマップと呼んでいます。第1のグループは、アナログデバイスとディスクリート部品を多く含む製品です。典型的な製品は、ビデオカメラ、ポケットベル、携帯電話です(C-C’)。これらのアセンブリは最も複雑で、平方インチ当たり最大300 ~ 400リード(平方cm当たり47リード)です。第2のグループは、多くのデジタル部品にディスクリート部品を部分的に組み合わせた製品です。例えば、ノートPC、デスクトップPC、計測器、医療機器、通信ルーターがあります(A-A ')。第3のグループは、ICを高密度で使うものです。PCMCIA、フラッシュメモリ、SiP、その他のモジュールがこのグループの典型です(B-B’)。このグループのPWB配線密度は最も高く、平方インチ当たり160インチ(平方cm当たり25cm)を超えます。図は大まかにこの3つの領域を示しています。

図を見ると、アセンブリの複雑さの線が配線密度の線と交差しています。ディスクリート部品が多い場合、一定のアセンブリ密度に対して必要な配線は少なくなります。ASICが多くディスクリート部品が少ない場合、部品を接続するのにさらに多くの配線が必要です。したがって、平方インチ当たりリード数などのアセンブリ指標は適切な指標になりますが、PWB配線密度の代わりには不向きです。
 

プリント基板設計の一般的なプロセス

図3に、HDIテクノロジーを利用したプリント基板設計のプロセスを示します。HDIテクノロジーを使って設計する場合、第1の段階 – [設計計画]は最も重要です。図4に示すように、HDIの配線効率はスタックアップ、ビアアーキテクチャー、部品配置、BGAファンアウト、設計ルールで決まります。しかし、製造歩留まり、アセンブリに関する考慮事項、インサーキットテストを含むHDIの価値の提供の連鎖全体を考慮する必要があります。PWBの製造業者、組み立て業者との連携は、設計を成功させるのに不可欠です。

プリント基板設計とレイアウトプロセスの概要のスクリーンショット

図3. プリント基板設計とレイアウトプロセスの概要

 

HDI規格、ガイドライン、仕様、参考文献

HDI設計を始める場合、出発点はIPCガイドラインおよび規格です。図5に示すように、HDI設計には特に4つが適用されます。

HDI計画プロセスのスクリーンショット

図4. 一般的なプリント基板設計プロセスを追加するHDI計画の推奨プロセス

 

  • IPC/JPCA-2315: これはHDIの概要であり、設計の密度を推定するためのモデルを提供します。
  • IPC-2226: この仕様は、マイクロビアの形成、配線密度の選択、設計ルールの選択、相互接続の構造、材料の特性評価を理解する上でユーザーの参考になります。マイクロビアテクノロジーを利用したプリント回路基板の設計で使う基準を提供することを目的としています。[2]
  • IPC-4104: この規格は、高密度相互接続構造に使用される材料を特定します。IPC-4104 HDI材料仕様には、HDIに使用される薄膜材料の多くを定義するスラッシュシートが含まれます。材料特性のスラッシュシートは3つの主な材料タイプ(誘電絶縁体(IN)、導体(CD)、導体と絶縁体(CI))に分かれています。
  • IPC6016: この文書では、高密度構造の性能と評価について説明しています。

IPC規格およびガイドラインのスクリーンショット

図5. IPC規格およびガイドライン

 

HDI設計の特徴

3つの新しい原則

HDIマイクロビア設計には、スルーホール設計にはない以下の3つの新しい原則があります。

  • マイクロビアはTHビアを置き換える必要がある。THビアに「追加」するだけではない
  • THビアを削除できるように新規のレイヤースタックアップを検討する
  • 配線しやすいように、チャンネルと配線スペースができるような方法でマイクロビアを配置する(表1参照)
     

スルーホール(TH)を置き換えるマイクロビア

主な考え方は、マイクロビアでTHビアを置き換える(THビアを削除できる)ということです。結果として、THビアが占めていたスペースを使うことで内層の配線密度を2倍または3倍に向上できます。これにより、信号層とその信号層のリファレンスレイヤーを減らせます。

この原則は初めの印象より難解です。これは、マイクロビアの配置方法に3つの次元があるためです(図6参照)。

THマルチレイヤーを使わないHDI設計のスクリーンショット

表1. THマルチレイヤーを使わないHDI設計の新しい原則

 

  • ブラインドビアは、X-Yまたはθ角で「シフトまたはスイング」することで配線スペースを広げることができる
  • ブラインドビアを内層(3D)に配置することでブレークアウトスペースを広げることができる
  • トレースのスペースを広げるため、中心間距離を内層で変えることができる
  • 基板の一次側またはその近くで上記を行った場合、基板の二次側のBGAの下部にトレースのための、またはより重要なデカップリングコンデンサーのようなディスクリート部品のためのスペースができる

ブラインドビアを使用した配線のスクリーンショット

図6. ブラインドビアを使用した配線の利点

(Alt text: ブラインドビアを使用した配線のスクリーンショット
 

レイヤースタックアップの選択肢

第1の原則を学ぶと「ビアの役割は何だろう?」と思うかもしれません。PWBのビアのほとんどはGNDへのビアである、というのがその答えです。「2番目に多いビアは?」に対する答えは明らかで、PWRへのビアです。そのため、通常はレイヤー2にあるGNDプレーンを表面に移動することで、これらのGNDへのビアを全てなくすことができます。同様に最もよく使われているPWRプレーンをレイヤー2に上げると、これらのTHがブラインドビアに置き換わります。これらの手法は、従来型の「マイクロストリップ」スタックアップに対して以下の4つの利点があります(7参照)。

  • メッキまたはエッチングする細い線が表面にない
  • EMIとRFIを減らすために切れ目のないGNDを表面に敷き詰めることができる(ファラデーケージ)
  • レイヤー2(PWR)がレイヤー1(GND)と近いほど、より多くの平面静電容量が利用でき、かつPDN平面インダクタンスが小さくなる
  • 平面静電容量に蓄えられたエネルギーを可能な最小の直列インダクタンスで部品に供給できるため、デカップリングコンデンサーのほとんどを省略できる

図7に、THビア数を減らすための最も一般的なHDIスタックアップの例を示します。IPCタイプ構造(I、II、III)の3種類の一般的なHDIスタックアップを示します。

レイヤー1とレイヤー2の間の誘電体は、従来型プリプレグ、レーザードリル対応プリプレグ、RCC、強化RCC、BCコアから選択できます。これらの材料については第2章「HDI材料」で説明します。誘電体が薄い場合、レイヤー1からレイヤー3への「スキップビア」を使うこともでき、その結果IPCタイプIII構造を利用する必要がないためコストを節約できます。薄い誘電体を採用しない場合でも、0.005インチ(0.125mm)未満の任意の厚さの誘電体はGNDをPWRに結合させ、PS共振およびノイズを減らすと同時に電源(PS)インピーダンスを下げます。

表面レイヤースタックアップの選択肢のスクリーンショット

図7. 表面レイヤースタックアップの3つの選択肢(IPCタイプI、II、III構造の比較)

 

ブラインドビアを配置して配線スペースをより広げる

有効なHDI設計手法の1つは、ブラインドビアを使って内層の配線スペースを広げることです。スルービアの間にブラインドビアを使うことで、内層の配線スペースは実質的に倍増し、
 

VIPのスイングによる配線チャンネルの確保のスクリーンショット

図8. 「Near-via-in-Pad」定義とVIPのスイングによる配線チャンネルの確保

 

BGAの内側の行のピンに、より多くのトレースを接続できます。図6に示すように、この1.0mm BGAの場合、表面でビア間に通せるトレースは2本のみです。しかしブラインドビアの真下には6本のトレースがを通すことができ、配線を30%増やせます。この手法を使った場合、複雑な多I/O BGAに接続するのに必要な信号層数は4分の1で済みます。ブラインドビアは、十字、L字、対角のいずれかの配置で配線スペースが形成されるように配置します。どの配置を使うかは、電源およびGNDピンの割り当てに応じて決めます。このため、FPGAの電源およびGNDピンの配置を調整し直すことが非常に効果的な場合があります。

ブラインドビアと配線のスクリーンショット

図9. ブラインドビアを使って内層に配線スペースを形成することで
BGA
から30%多く配線を引き出せる

 

図9に、BGAのファンアウトに利用したマイクロビアを示します。マイクロビアはBGAのランドの外(インセット)、ランドの内または外(部分的なVIP)、完全に「そのパッド」の中(VIP)に配置できます(図10参照)。VIP(Via-In-Pad)を配置する場合、ビアは常に「オフセンター」とします。ランドの中心に直接配置することはできません。これは、半田付け中に閉じ込められる空気の「ボイド」を最小限に抑えるためです。充填されていないビアをBGAのランドの中心に配置した場合、半田ペーストをランド上に塗布してその上にBGAを置くと、リフロー中、半田が融けるにしたがってBGAのボールが下がり、そこにあった空気が取り込まれます。「コルクでびんに栓をした状態」に似ています。ビアを「オフセンター」に配置することで、半田が融けてマイクロビアに流れ込むにつれて空気を逃がすことができます。

ブラインドビアの選択肢のスクリーンショット

図10. ブラインドビアの選択肢

スイングビアのスクリーンショット

図 11. 埋め込みビアとスルーホールに接続する「スイングビア」の3Dビュー

 

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筆者について

筆者について

Happy Holdenは、GENTEX Corporation (米国最大手の自動車エレクトロニクスOEM企業) を退職した人物です。世界最大のPCB製作業者、中国のホンハイ精密工業 (Foxconn) の最高技術責任者を務めた経験もあります。Foxconn入社前は、Mentor GraphicsでシニアPCBテクノロジスト、Nanya/Westwood AssociatesおよびMerix Corporationsのアドバンストテクノロジー マネージャーを歴任しています。Hewlett-Packardに28年余り勤めた後に、同社を退職しました。前職はPCB R&Dおよび製造エンジニアリング担当マネージャです。HPでは、台湾と香港でPCB設計、PCBパートナーシップ、自動化ソフトウェアの管理を担当していました。Happyは、47年以上にわたり高度なPCBテクノロジーに携わってきました。4冊の本でHDI技術に関する章を執筆しているほか、自身の著書『HDI Handbook』も出版しています (http://hdihandbook.comで電子書籍を無料公開しています)。また、最近、Clyde Coombsとの共著『McGraw-Hill's PC Handbook』第7版も完成にこぎつけました。

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