シグナルインテグリティとは？

現在使用されている基板レイアウトおよび配線の指針の多くは、中程度の速度の信号やデバイスに対しても、シグナルインテグリティを保証することを目的としています。基板設計を初めて試みる場合で、シグナルインテグリティの問題を経験したことがないなら、設計におけるシグナルインテグリティの保証というコンセプトがわかりにくいかも知れません。最新の基板では、いくつかの単純なレイアウト技法を使用して解決または防止できる多くの問題が発生する可能性があります。シグナルインテグリティの技法では、 基板レイアウトでこれらの問題を特定して修正することに重点を置いています。これにより、デジタル信号やアナログ信号が伝播中に歪みを生じず、インターコネクト上で伝送中に回復することができます。

本ガイドでは、 基板レイアウトで発生する可能性のあるシグナルインテグリティの問題と、これらの問題を解決するための基本的なソリューションについて簡単に説明します。これらの基本的な手法の一部を設計フェーズの早い段階で実装することで、基板の配線後にシグナルインテグリティを確保することがはるかに容易になります。

• シグナルインテグリティの基礎
• インピーダンスと配線の重要性
• シグナルインテグリティの問題の特定

シグナルインテグリティの基礎

最も単純な意味では、シグナルインテグリティ技法を基板レイアウトおよび配線に実装する目的は、信号がドライバーコンポーネントからレシーバーに転送されるときに信号が劣化しないようにすることです。つまり、インターコネクトの最後に表示される信号が、インターコネクトの最初に挿入された信号と一致することを確認します。信号に真の歪みは発生しませんが、基本的な技法によっては、レシーバーのコンポーネントが常に正しい信号を登録するように、信号の歪みの可能性を最小限に抑えることができます。

回路図のキャプチャおよびレイヤースタックの設計の際に、これを確実に行うために役立つ標準的な設計技法がいくつかあります。実際には、電源、信号用グラウンド、および配線用の適切なスタックアップの設計とレイヤ割り当てにより、多くのシグナルインテグリティ、パワーインテグリティ、およびEMI/EMCの問題を解決できます。他の単純なソリューションには、適切なコンデンサの選択、インピーダンスの計算、およびシングルエンドと差動トレースの制限の理解が関係します。

シグナルインテグリティを心配するのはどのような時ですか？

技術的には、どのような設計でもシグナルインテグリティの問題が発生しますが、一般的には、高速デジタル信号や高周波アナログ設計を扱うまで、製品の機能性に干渉したり、過剰なノイズを発生させたりすることはありません。このような場合は、次のような複数の問題を考慮する必要があります。

• 信号反射を防ぐための正確なインピーダンス計算
• 長いインターコネクトでの伝播中の損失および分散
• デジタル信号の高速スイッチングによるクロストーク
• 過剰な放射線損失、これがEMC テストで強いノイズとして現れることがあります
• 過剰なインダクタンス(グラウンドバウンス)によるデジタル信号のオーバーシュートとアンダーシュート
• 寄生成分を介した高周波信号の結合
• ファイバーウィーブによるスキューおよび共振信号損失
• ランダムなエッジ遷移の変動、またはSI/PI/EMIの問題によるジッター
• インターコネクトの長さに沿った銅の粗さによる追加損失

これらは、高周波数で動作する場合や、高速デジタル基板で使用される高速スイッチング速度で動作する場合には対処が困難です。しかしながら、これらの問題によって設計が失敗しないようにするために、シグナルインテグリティを確保するために実装できる簡単な設計手順がいくつかあります。

まずは、スタックアップから始めましょう

シグナルインテグリティを確保するための重要な要素は、グラウンドを明確に定義し、配線中にグラウンドを重要なトレースの近くに保つことです。適切にデザインされたスタックアップ、電源プレーンとグラウンドプレーンの選択、および信号層の指定は、EMIおよびシグナルインテグリティの問題のほとんどを解決するのに役立ちます。スタックアップが適切にデザインされている場合、パワーインテグリティに重要で有益な影響もあります。

以下のスタックアップには、信号層、電源層、およびグラウンド層を交互に使用する一般的な配置が示されています。この例では、信号層に隣接するグラウンド層を使用して、シールド、低インピーダンスリターンパス、および制御されたインピーダンスライン(ストリップラインまたはマイクロストリップ)を定義する機能を提供します。適切に定義されたトレースインピーダンスと信号付近のグラウンドを備えた低インピーダンスリターンパスを提供することで、反射の防止、EMIの放射と受信の低減、および異なる層の信号からのシールドを実現します。

マイクロストリップ、ストリップライン、または同一平面配置の層厚がデジタル信号またはアナログ信号の損失に影響を与えることはよく知られています。高速/高周波数信号に対応する必要がある信号層で誘電体の厚さを慎重に選択することで、上記の損失の1つの側面に対処できます。さらに、露出したトレースに適切な材料やめっき材料を選択すると、正確なシグナルインテグリティを必要とするmmWave設計など、高周波での損失を低減できます。これらの手順を組み合わせて使用すると、インターコネクトの終端に配線される信号の損失を抑えることができます。

• インピーダンスがコントロールされた配線用のトレース設計について詳細を知る
• 高度なRF基板の高周波材料の詳細については、こちらを参照してください

インピーダンスと配線の重要性

スタックアップが決定され、重要な構成要素が配置されると、トレースを配線してレイアウトが完成します。デジタルインターフェイスおよび高周波アナログ信号で使用される信号規格では、シグナルインテグリティを確保し、高速チャネルの問題を防止するために遵守する必要があるインピーダンス要件が規定されます。配線中は、 基板上のトレースの重要な幾何学的特性に注意する必要があります。

• シングルエンドおよび差動インピーダンス
• 差動ペアの一貫した間隔と長さのマッチング公差
• 接地ビアと均一な平面を使用して、ルート全体の狭いリターンパスを確保します
• 高周波数(10 GHz)でのトランジションと過度のカーブの最小化
• 最高速度/周波数ルートのビアスタブを削除すること

最初の2つのポイントは、ルートに沿ったインピーダンスが、関連するシグナリング規格で指定された設計値から逸脱しないように設計されています。3番目のポイントは、高速 / 高周波信号によって生成されるリターン電流が低インダクタンスであることを保証することにより、 EMI およびノイズ・カップリングに対処します。最後の2つのポイントは、ルートに沿ったインピーダンス不連続での損失と反射をなくす必要性に対処します。コネクタやビアなどの要素には、必要なインピーダンス値から逸脱する入力インピーダンスがある場合があるため、デザインルールを使用して、これらの目標がデザインで達成されるようにします。

基板設計ソフトウェアの配線ツールは、配線要件を考慮し、それらを設計ルールとしてエンコードして、インピーダンス、スペーシング、ビア計数、リターンパスの目標を確実に達成できるようにします。バックドリリングの適用は、シグナルインテグリティに対するコストのトレードオフを意味するため、バックドリリングの必要性を排除するために代替配線方式を実装できない場合にのみ、最速のデジタル信号に適用する必要があります。これらの対策は、全体として、アイダイアグラム内のシンボル間干渉や、一致しない伝送線路上の立った波など、反射から生じる問題に対処できます。

シグナルインテグリティの問題の特定

シグナルインテグリティの問題は、シミュレーションまたは測定で特定する必要があります。理想的には、プロトタイプを作成する前にシグナルインテグリティの問題を特定するために、デザインプロセス中にシミュレーションを実行する必要があります。一般的な方法の 1 つは、設計を大量生産にする前に測定を行うことができるように、設計用のテストボードを作成することです。シグナルインテグリティの問題をどのように特定する予定であっても、デザインを量産に拡張する前に、これらのタスクを完了する必要があります。

配線中のシミュレーション

デザインフェーズでは、より高度な ECADパッケージの一部を使用して、一部の単純なシミュレーションでシグナルインテグリティの問題を識別できます。クロストーク波形計算とリンギング/反射波形の2つの標準シミュレーションを同時に実行できます。どちらのシミュレーションでも、基板レイアウトで駆動コンポーネントのロジックファミリーを定義する必要があります。これは、データシートにあります。これらのシミュレーションでは、インターコネクトの一時的な応答(以下を参照)に表示されるインターコネクト間の終端と間隔の有効性を非常に明確に把握できます。

配線中にチェックするその他のポイントは次のとおりです。

• オーバーシュートとアンダーシュート
• スイッチング中の立ち上がり時間/立ち下がり時間
• パラレルバスと差動ペアのスキュー
• リターンパスの連続性

これらのポイントは、基板設計用の高度なECADパッケージのオンラインシミュレーションツールで確認できます。設計が配線されると、アプリケーション内シミュレーションツールはこれらのポイントを計算して、各インターコネクト上の信号がノイズマージン内に収まっていることを確認し、受信コンポーネントで確認されたとおりに必要な応答を得られます。これらの問題を設計プロセスの初期段階で特定することで、多くのシグナルインテグリティの問題を早期に解決し、複雑で時間のかかる再設計を排除することが理想的です。

シグナルインテグリティのテスト

シグナルインテグリティを評価するために実行できるテストはいくつかありますが、デジタル設計にとって最も重要なテストは、ベクトルネットワークアナライザー(VNA)によるSパラメーター測定と、標準テストビットストリームによるアイダイアグラムテストの 2 つです。Sパラメーター測定と時間領域の対応は時間領域反射測定であり、テスト中の相互接続またはデバイスにパルスを供給するための特別な装置が必要です。アイダイアグラムとビットエラーレートの計算は通常オシロスコープで実行されますが、一部のVNAではアイダイアグラムを生成できます。

デジタルチャネルを評価するには、アイダイアグラムの測定と抽出ビットエラーレートが重要です。これらは、ジッター、信号反射による ISI 、損失、およびイコライゼーションによる補償の必要性を定量化するための加算測定を提供します。これらの測定値からデザインに対する簡単な変更を特定し、抽出されたシグナルインテグリティーメトリクスを他のシミュレーションや計算と比較することができます。

Sパラメーター、およびその他のネットワークパラメーターのシミュレーションまたは測定値は、周波数ドメインに存在します。これらの機能により、インピーダンスの不一致による最大データレート、伝送周波数、損失、または反射に関して設計を認定することができます。長いインターコネクトの場合、これらのチャネルは誘電損失、銅損失、および放射損失によって支配されるため、S21または挿入損失が重要です。ショートチャネルでは、ショートチャネルから中程度の長さのチャネルで強い反射や共振が発生する可能性があるため、S11またはリターンロスが重要になります。

• シグナルインテグリティ解析の基本的なタスクについて詳しく説明します

SI、PI、およびEMI/EMC向けのより複雑なシミュレーション

レイアウトが完了し、サインオフの準備ができたら、まず個別のインターコネクトだけを見るのではなくシステム全体を見ることができるより高度なシミュレーションツールを使用して設計を行う必要があります。これらのシミュレーションパッケージは、完成した基板レイアウトからデータを取得し、Maxwellの方程式から電磁界を直接計算します。標準メカニカルファイルフォーマット(IDX)および特殊シミュレーションデータファイルフォーマットを使用して、外部シミュレーションプログラムに設計データをインポートすることができます。これにより、試作品作成および製造前に、EMI/EMC、PI、およびシステムレベルのSI問題を特定できます。

• シミュレーションを使用して近距離EMIを特定する方法の詳細については、こちらを参照してください
• クラウドを介したシミュレーションデータの共有の詳細については、こちらをご覧ください

Altium Designer®の基板レイアウトツールの完全なセットを使用すると、基板の配線がはるか簡単になります。Altium Designerの統合型設計ルールエンジンは、トレースを配置する際に配線を自動的に点検し、基板を完成させる前にエラーを見つけて排除できるようになっています。すべてのAltium Designerのユーザーは、プロジェクト、コンポーネントのデータ、製造上のデータおよびすべての他のプロジェクト関係ドキュメンテーションが保存され協力者と共有できる専用ワークスペース、Altium 365® にもアクセスできます。

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